OP單位增益帶寬的計(jì)算

在實(shí)際的建立過程中, 運(yùn)放由于有限的帶寬, 建立速度不可能無限大, 因此就存在建立誤差。只有保證運(yùn)放的閉環(huán)帶寬足夠大, 才能保證 MDAC 的建立精度滿足系統(tǒng)要求。

假設(shè)運(yùn)放閉環(huán)的時(shí)間常數(shù)為τ，MDAC 的反饋系數(shù)為β 。閉環(huán)系統(tǒng)的輸出表達(dá)式為：

公式（1）

為了便于計(jì)算和分析, 可以將放大相的 MDAC 閉環(huán)電路近似為單極點(diǎn)系統(tǒng)。線性建立情況下時(shí)間常數(shù)和運(yùn)放 GBW 的關(guān)系為：

公式（2）

上式中，ω-3dB表示閉環(huán)系統(tǒng)的-3dB帶寬，ωu表示運(yùn)放的單位增益帶寬。

建立誤差為：

公式（3）

接下來我們將這個(gè)誤差量折算到ADC的最前端，折算的方法是將該誤差除以前向增益。根據(jù)前文的ADC架構(gòu)圖，設(shè)當(dāng)前級(jí)為第i個(gè)流水級(jí)（i=1~M），折算到輸入端的誤差為：

公式（4）

建立誤差最大值應(yīng)該小于系統(tǒng)整體分辨率的1/2。則有：

公式（5）

公式（6）

t為分配給MDAC的輸出建立時(shí)間。若FCLK表示時(shí)鐘頻率，則可用表示分配的建立時(shí)間的大小，帶入上式：

公式（7）

若α=1/2，則表示MDAC的輸出需在時(shí)鐘一半周期以內(nèi)完成建立。式(7)表明, 系統(tǒng)采樣頻率越高, 對(duì)運(yùn)放的帶寬要求也越高, 對(duì)于多位的 MDAC, β越小, 那么也要求更大的帶寬。而更大的帶寬，往往意味著更大的功耗，因此高速應(yīng)用的 ADC 和多位結(jié)構(gòu)的流水線級(jí)意味著更高的功耗。

根據(jù)公式7，對(duì)一個(gè)9bitADC嘗試計(jì)算，計(jì)算結(jié)果如下表所示：

注意：

β值受Cp的影響，實(shí)際會(huì)小于1/2。α實(shí)際中也小于1/2，因此實(shí)際GBW要比上表得到的值更大。

公式7也適用于S/H中OP的計(jì)算，但要取β=1，i=0。

電路設(shè)計(jì)中的計(jì)算是非常重要的，但在計(jì)算之外，還有更高的境界，那就是“經(jīng)驗(yàn)”的運(yùn)用，即知道如何留余量，留有多大余量，條件受限的時(shí)候怎樣“丟車保帥”等，或許這就是模擬電路所謂的“藝術(shù)性”真正所在的地方吧。

一個(gè)人，學(xué)會(huì)了所有的理論，懂得了如何去計(jì)算，他一定可以設(shè)計(jì)出魯棒性很好的電路嗎？我想答案是不一定。之所以是“不一定”，是以對(duì)這個(gè)世界的敬畏心，將小概率預(yù)留給真正意義上的天才，我相信有這樣的人存在。但對(duì)于大多數(shù)人而言，理論和實(shí)踐之間的鴻溝需要拿經(jīng)驗(yàn)的橋梁才能跨越。

有兩個(gè)最最樸素的理由，使我相信經(jīng)驗(yàn)的價(jià)值。其一，我們使用的計(jì)算模型很多時(shí)候是簡(jiǎn)化模型，與客觀世界之間存在誤差；其二，系統(tǒng)性問題非單一原理所能解釋。這兩點(diǎn)都決定了我們?cè)O(shè)計(jì)出的東西一定存在一個(gè)邊界。而經(jīng)驗(yàn)的價(jià)值在于我們可以通過“留有余量”和“加固設(shè)計(jì)”的方法來達(dá)到擴(kuò)充邊界的目的，使我們?cè)O(shè)計(jì)出的東西具備更強(qiáng)的適應(yīng)性。

審核編輯：黃飛