為了減小信號處理的數(shù)據(jù)量，根據(jù)目標(biāo)信號的特征，可采用變速率存儲技術(shù)。盡管所探測的瞬變光輻射信號的最高頻率一般在10 kHz左右，根據(jù)奈奎斯特采樣定理，采樣頻率只要在20 kHz以上即可以無失真的還原信號，但是所要探測的光輻射信號中有一些關(guān)鍵峰值到達(dá)時刻最小不到半個毫秒，高速率采樣有助于提高計算峰值到達(dá)時刻的精度，同時有利于提高A/D的信噪比。A/D采集系統(tǒng)初始的采樣頻率為200 kHz，每隔32個采樣點(diǎn)，存儲頻率下降50%。

　　在電路中采用的方法是：A/D轉(zhuǎn)換器按照固定的轉(zhuǎn)換頻率進(jìn)行模擬量到數(shù)字量的轉(zhuǎn)換，通過FPGA控制數(shù)據(jù)的變速率存儲。其具體的VHDL設(shè)計步驟如下：

　　(1)實現(xiàn)采樣時鐘的逐次分頻;

　　(2)調(diào)整逐次分頻的占空比，以防止數(shù)據(jù)存儲錯誤;

　　(3)設(shè)計使能信號，實現(xiàn)對每組只存儲32點(diǎn)。

　　由于系統(tǒng)對目標(biāo)信號采集時間長度是固定的，故變頻存儲的變頻次數(shù)是有限的。初始存儲時間間隔△t=0.01 ms，其變頻次數(shù)不超過16次。故本方案中設(shè)計一個16位計數(shù)器counter16，對200 kHz采樣時鐘計數(shù)。計數(shù)器counter16的第0～15位的輸出，即可以實現(xiàn)對200 kHz采樣時鐘的逐次二分頻。但是由于從counter16(1)開始，每個低位輸出時對應(yīng)著K個有效數(shù)據(jù)，但存儲的數(shù)據(jù)只會是最后一個有效數(shù)據(jù)，這樣可能會造成數(shù)據(jù)存儲出錯，故需要對counter16(1)～counter16(15)進(jìn)行占空比調(diào)整。將占空比從1：1調(diào)整為1：(2K-1)，其中K為整數(shù)(K=2～32 768)。調(diào)整占空比VHDL的思路為設(shè)計一個16位的counter16_v計數(shù)器，將counter16的相應(yīng)位進(jìn)行相與后賦給相應(yīng)的counter16_v。

　　由于每組只存儲32個數(shù)據(jù)，因此對應(yīng)每組還要設(shè)計相應(yīng)的16 b使能信號dcnt。方法是對clk_200K計數(shù)，存儲開始后，開始64個clk_200K時鐘將第一組數(shù)據(jù)使能信號dcnt(o)置為高電平，然后保持低;接著對128個clk_200K時鐘將第二組數(shù)據(jù)使能dcnt(1)置為高電平，然后保持低。按照這種方法可將16個使能信號從dcnt(0)～dent(15)設(shè)置好。變頻存儲的使能頻率為ad_clk。

　　這里給出基于Altera公司的FPGA Flex10K系列的EPF10K20TC144-3。圖5為變頻存儲時，采樣頻率clk_200K與其他信號關(guān)系及其時序波形。系統(tǒng)先以默認(rèn)的采樣頻率進(jìn)行采樣，當(dāng)識別檢測模塊判定信號發(fā)生時(siggen變?yōu)楦唠娖?，開始輸出經(jīng)過變頻的采樣數(shù)據(jù)，每隔32點(diǎn)，存儲頻率下降50%，直到系統(tǒng)所要求的數(shù)據(jù)點(diǎn)數(shù)為止，采集到波形如圖6所示。當(dāng)采樣的數(shù)據(jù)個數(shù)符合系統(tǒng)的要求后siggen信號變?yōu)榈碗娖?，ens屏蔽采樣的數(shù)據(jù)。等到FIFO清空后，ens重新變?yōu)楦唠娖?，恢?fù)默認(rèn)的采樣時鐘，重新開始采樣、識別和存儲工作。

　　4 結(jié)論

　　根據(jù)瞬態(tài)光輻射探測系統(tǒng)的整體要求，本文提出了基于目標(biāo)信號特性基礎(chǔ)上的變頻采集方案，以FPGA為核心控制和處理單元，采用模塊化設(shè)計思想，編程實現(xiàn)對數(shù)據(jù)采樣和存儲的控制。按照工程要求，完成了編程、仿真和外圍硬件電路的搭建，實現(xiàn)了對瞬變光輻射信號的數(shù)據(jù)采集。該方案有效降低了數(shù)據(jù)采集系統(tǒng)對于存儲容量的要求，同時也減小了對數(shù)據(jù)處理量，對于其他數(shù)據(jù)存儲容量有要求的數(shù)據(jù)采樣系統(tǒng)具有很好的借鑒作用。

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