半導(dǎo)體芯片一直在不斷發(fā)展，以滿(mǎn)足快速轉(zhuǎn)變的應(yīng)用需求，因此測(cè)試技術(shù)也滿(mǎn)足這些芯片的測(cè)試目標(biāo)。大約二十年前，應(yīng)用受到限制，設(shè)計(jì)更簡(jiǎn)單，因此對(duì)功耗、性能和面積 （PPA）、周轉(zhuǎn)時(shí)間、重復(fù)使用和上市時(shí)間等的關(guān)注很重要，但在當(dāng)今競(jìng)爭(zhēng)激烈的環(huán)境中并不像現(xiàn)在那么重要。帶有掃描鏈的結(jié)構(gòu)測(cè)試足以滿(mǎn)足測(cè)試質(zhì)量和成本目標(biāo)，并且對(duì)設(shè)計(jì)的影響最小。應(yīng)用空間的擴(kuò)大推動(dòng)了對(duì)芯片性能和功能提高的要求，使設(shè)計(jì)更大、更復(fù)雜。隨著半導(dǎo)體市場(chǎng)的發(fā)展和競(jìng)爭(zhēng)的加劇，引入了功率門(mén)控、多核設(shè)計(jì)、片上系統(tǒng) （SoC） 設(shè)計(jì)等新技術(shù)，以突出每一點(diǎn)性能、優(yōu)化功耗并滿(mǎn)足緊迫的上市時(shí)間目標(biāo)。同樣，為了控制測(cè)試成本，測(cè)試技術(shù)也取得了進(jìn)步，例如測(cè)試壓縮編解碼器，大大減少了測(cè)試時(shí)間和數(shù)據(jù)量。將更大、更多內(nèi)核集成到 SoC 的趨勢(shì)仍在繼續(xù)，導(dǎo)致測(cè)試邏輯和測(cè)試架構(gòu)復(fù)雜性增加。物理感知DFT成為減輕測(cè)試結(jié)構(gòu)的PPA影響的標(biāo)準(zhǔn)做法，分層方法使用靜態(tài)測(cè)試引腳復(fù)用的分階段測(cè)試成為首選測(cè)試策略。

現(xiàn)在，半導(dǎo)體設(shè)計(jì)正在經(jīng)歷另一個(gè)轉(zhuǎn)折點(diǎn)，人工智能和自動(dòng)駕駛等應(yīng)用進(jìn)一步推動(dòng)了性能需求，需要采用3D-IC、基于小芯片的設(shè)計(jì)、具有數(shù)千個(gè)復(fù)制內(nèi)核的大規(guī)模并行設(shè)計(jì)以及基于大型平鋪的架構(gòu)等設(shè)計(jì)方法來(lái)滿(mǎn)足這些要求。這些下一代設(shè)計(jì)再次需要測(cè)試技術(shù)創(chuàng)新，Synopsys 正在引入突破性的流結(jié)構(gòu)和順序壓縮技術(shù)，以滿(mǎn)足四個(gè)關(guān)鍵測(cè)試要求：

DFT 周轉(zhuǎn)時(shí)間短

最小化測(cè)試成本

高測(cè)試解決方案可擴(kuò)展性

在芯片生命周期內(nèi)進(jìn)行高帶寬測(cè)試和測(cè)試重用

當(dāng)前測(cè)試解決方案的挑戰(zhàn)

盡管現(xiàn)有的測(cè)試壓縮、靜態(tài)測(cè)試引腳復(fù)用和當(dāng)前的流方法迄今為止為許多設(shè)計(jì)提供了令人滿(mǎn)意的測(cè)試結(jié)果，但由于即將推出的設(shè)計(jì)的重要測(cè)試需求，它們面臨著重大挑戰(zhàn)。對(duì)于較短的周轉(zhuǎn)時(shí)間，測(cè)試解決方案應(yīng)提供簡(jiǎn)化的DFT規(guī)劃和實(shí)施。靜態(tài)引腳復(fù)用通常需要芯片設(shè)計(jì)人員經(jīng)歷一個(gè)耗時(shí)的迭代過(guò)程來(lái)估計(jì)編解碼器輸入-輸出引腳，將頂級(jí)引腳分配到內(nèi)核并定義內(nèi)核測(cè)試組，所有這些都在設(shè)計(jì)開(kāi)發(fā)過(guò)程中完成，而無(wú)需完全了解其模式數(shù)量、功耗和測(cè)試時(shí)間。即使付出了很大的努力，這種方法也經(jīng)常會(huì)導(dǎo)致固定的低效DFT，這使得管理測(cè)試功率具有挑戰(zhàn)性，并且由于無(wú)法在整個(gè)測(cè)試過(guò)程中最大限度地利用測(cè)試引腳而導(dǎo)致測(cè)試時(shí)間欠佳。固定的編解碼器分配在重用內(nèi)核時(shí)也需要重新設(shè)計(jì)，從而進(jìn)一步減慢周轉(zhuǎn)時(shí)間。當(dāng)前的流解決方案解決了其中的幾個(gè)問(wèn)題，但仍需要確定有效編解碼器配置的繁瑣過(guò)程，以減少測(cè)試量并保持流效率，這會(huì)增加開(kāi)發(fā)時(shí)間和/或次優(yōu)測(cè)試數(shù)據(jù)。需要能夠快速實(shí)施、快速生成碼型、最大限度地減少測(cè)試數(shù)據(jù)量和測(cè)試周期、同時(shí)保持測(cè)試質(zhì)量的高級(jí)壓縮技術(shù)。

在 可 擴(kuò)展 性 方面， 測(cè)試 解決 方案 的 物理 設(shè)計(jì) 應(yīng) 隨著 高級(jí) 設(shè)計(jì) 擴(kuò)展 和 集成 技術(shù) 的 采用， 而 應(yīng) 輕松 擴(kuò)展， 而 而 不會(huì) 影響 測(cè)試 成本 或 開(kāi)發(fā) 進(jìn)度。引腳復(fù)用技術(shù)導(dǎo)致進(jìn)出編解碼器的長(zhǎng)數(shù)據(jù)路徑在芯片級(jí)收斂，從而對(duì)路由和擁塞產(chǎn)生負(fù)面影響。在基于平鋪的基臺(tái)設(shè)計(jì)中，這種影響會(huì)進(jìn)一步加劇，因?yàn)檫@些設(shè)計(jì)通常需要在具有此架構(gòu)的每個(gè)內(nèi)核中自定義邏輯和額外的布線(xiàn)。這給芯片設(shè)計(jì)人員在將設(shè)計(jì)從數(shù)百個(gè)內(nèi)核擴(kuò)展到數(shù)千個(gè)內(nèi)核時(shí)提出了巨大的挑戰(zhàn)。

最后， 隨著 測(cè)試 擴(kuò)展 到 硅 生命 周期 管理 （SLM） 以滿(mǎn)足 設(shè)備 可靠性 目標(biāo)， 基于 高速 功能 I/ O （HSIO）， 尤其是 PCIe 和 USB 的高 帶 寬 測(cè)試 趨勢(shì) 的 解決 了 測(cè)試 帶 寬 隨著 掃描 GPIO 的 減少 趨勢(shì)， 以及 將 測(cè)試 從 制造 到 系統(tǒng) 級(jí) 測(cè)試 （SLT） 到 現(xiàn)場(chǎng) 測(cè)試 簡(jiǎn)化 的 需求。這是通過(guò)高速測(cè)試和在所有測(cè)試階段通過(guò)相同的HSIO重用測(cè)試模式來(lái)實(shí)現(xiàn)的。測(cè)試 解決 方案 必須 設(shè)計(jì) 能夠 利用 這種 能力， 并 在 芯片 生命周期 內(nèi) 增強(qiáng) 測(cè)試 功能。雖然引腳復(fù)用架構(gòu)可以由HSIO驅(qū)動(dòng)，但其工作速度受到其復(fù)雜數(shù)據(jù)路徑和時(shí)序約束的限制，因此無(wú)法充分利用可用的高測(cè)試帶寬來(lái)縮短測(cè)試時(shí)間?，F(xiàn)有的流式處理解決方案要么對(duì)使用功能性 HSIO 進(jìn)行測(cè)試的支持有限，要么只能將此方法部署為使用非功能性 HSIO 的制造測(cè)試。

突破性的測(cè)試時(shí)間和測(cè)試數(shù)據(jù)縮減解決方案

Synopsys TestMAX DFT 的流結(jié)構(gòu)功能具有順序壓縮解決方案，是一種可編程、可擴(kuò)展的高速測(cè)試結(jié)構(gòu)，具有先進(jìn)的壓縮引擎，可解決靜態(tài)引腳復(fù)用架構(gòu)和當(dāng)前測(cè)試編解碼器和流技術(shù)的測(cè)試時(shí)間和 DFT 挑戰(zhàn)。它還 顯著 降低 了 硅 生命周期 測(cè)試 的 測(cè)試 成本 和 工作量， 并 完全 支持 通過(guò) HSIO 進(jìn)行 高 帶 寬 測(cè)試。

圖1：具有順序壓縮的 Synopsys 流結(jié)構(gòu)。

順序壓縮使用基于種子的輸入、基于多輸入移位寄存器 （MISR） 的單位輸出和片上比較，提供簡(jiǎn)單的編解碼器設(shè)計(jì)、快速的碼型生成和高測(cè)試體積壓縮，從而縮短測(cè)試時(shí)間和開(kāi)發(fā)時(shí)間。如圖 1 所示，流結(jié)構(gòu)具有統(tǒng)一的雙向測(cè)試總線(xiàn)，該總線(xiàn)穿過(guò)每個(gè)內(nèi)核，并通過(guò)基于 IEEE 1687 設(shè)置的可編程邏輯（稱(chēng)為套接字）與順序壓縮編解碼器接口。這些插座標(biāo)準(zhǔn)化了設(shè)計(jì)中所有內(nèi)核的內(nèi)核到測(cè)試總線(xiàn)接口，使設(shè)計(jì)人員能夠快速構(gòu)建DFT，并避免開(kāi)發(fā)過(guò)程中的迭代和困難的設(shè)計(jì)決策。插座可以在 DFT 和設(shè)計(jì)完成后根據(jù)編解碼器、內(nèi)核分組及其測(cè)試時(shí)間和功率要求進(jìn)行編程，從而使內(nèi)核級(jí) DFT 實(shí)現(xiàn)獨(dú)立于芯片級(jí)資源。這也允許在包含流結(jié)構(gòu)的新設(shè)計(jì)中輕松重用內(nèi)核，方法是插入內(nèi)核并對(duì)內(nèi)核的插槽進(jìn)行編程，而無(wú)需任何頂級(jí)或內(nèi)核級(jí)別的更改。流結(jié)構(gòu)邏輯的這種可配置性極大地簡(jiǎn)化了 DFT 實(shí)現(xiàn)并加快了周轉(zhuǎn)時(shí)間。

圖2：測(cè)試靜態(tài)引腳復(fù)用與流結(jié)構(gòu)之間的帶寬分布比較。

流式結(jié)構(gòu)通過(guò)有效地將高度壓縮的測(cè)試數(shù)據(jù)傳送到內(nèi)核，進(jìn)一步縮短了測(cè)試時(shí)間。它 根據(jù) 測(cè)試 數(shù)據(jù) 自動(dòng) 確定 每 個(gè) 內(nèi)核 的 測(cè)試 數(shù)據(jù) 帶 寬 要求， 并 配置 套 字 以 盡可能 最佳 地 將 測(cè)試 總 線(xiàn) 帶 線(xiàn) 帶 寬 分配 到 編 程， 從而 最大限度 提高 測(cè)試 引腳 利用率 并 最大限度 縮短 了 SoC 的 整體 測(cè)試 時(shí)間， 如 上圖 2 所示。

測(cè)試時(shí)間減少的另一個(gè)級(jí)別來(lái)自流結(jié)構(gòu)的頻率縮放。GPIO 通?？梢砸员刃酒瑨呙杈W(wǎng)絡(luò)更高的速度運(yùn)行，并且流結(jié)構(gòu)的架構(gòu)還允許測(cè)試數(shù)據(jù)以比內(nèi)核中的編解碼器和掃描網(wǎng)絡(luò)高得多的速度流動(dòng)。借助 socket 的帶寬匹配功能，由幾個(gè)頂級(jí)引腳驅(qū)動(dòng)的更快、更窄的流結(jié)構(gòu)可以并行驅(qū)動(dòng)多個(gè)較慢的較寬編解碼器，從而進(jìn)一步縮短測(cè)試時(shí)間。然而， 對(duì)于 許多 設(shè)計(jì)， 流 解決 方案 的 測(cè)試 總 線(xiàn) 可能 運(yùn)行 得 更快， 但 會(huì) 受到 GPIO 速度 的 限制， 這 導(dǎo)致 測(cè)試 總 線(xiàn) 帶 寬 未 得到 充分利用。當(dāng)前的流技術(shù)建議使用許多 GPIO 來(lái)利用剩余帶寬，方法是通過(guò)自定義邏輯將許多較慢的 GPIO 轉(zhuǎn)換為較窄的較快的測(cè)試總線(xiàn)。對(duì)于由于需要大量片外數(shù)據(jù)訪(fǎng)問(wèn)而見(jiàn)證了GPIO減少和芯片上HSIO增加的高級(jí)設(shè)計(jì)，這種方法是不可行的。

Synopsys 的流結(jié)構(gòu)與 Synopsys 的高帶寬 HSIO 到掃描/TAP 測(cè)試解決方案無(wú)縫集成（如圖 3 所示），只需使用幾個(gè) HSIO，就可以將測(cè)試數(shù)據(jù)以更高的速度傳送到更寬的流結(jié)構(gòu)測(cè)試總線(xiàn)，并且與減少的 GPIO 相比，可以顯著縮短測(cè)試時(shí)間。與HSIO相比，測(cè)試的另一個(gè)優(yōu)勢(shì)是，通過(guò)重用制造測(cè)試模式，它避免了為SLT和現(xiàn)場(chǎng)測(cè)試開(kāi)發(fā)和維護(hù)單獨(dú)模式集的需要，在整個(gè)芯片生命周期中提供完整的測(cè)試解決方案，并加快了上市時(shí)間。

圖3：具有功能高速I(mǎi)O（HSIO）的高帶寬測(cè)試。很少有HSIO驅(qū)動(dòng)寬流結(jié)構(gòu)測(cè)試總線(xiàn)。

流結(jié)構(gòu)的常規(guī)和統(tǒng)一架構(gòu)允許為所有設(shè)計(jì)提供物理設(shè)計(jì)友好且可擴(kuò)展的實(shí)施，包括 3D-IC、基于小芯片的設(shè)計(jì)、具有數(shù)千個(gè)復(fù)制內(nèi)核的大規(guī)模并行設(shè)計(jì)以及基于相鄰?fù)咂拇笮驮O(shè)計(jì)。核心邊界和流水線(xiàn)測(cè)試總線(xiàn)處的標(biāo)準(zhǔn)接口允許結(jié)構(gòu)從一個(gè)內(nèi)核到下一個(gè)內(nèi)核，最終到達(dá)頂層引腳，以便為相鄰和非相鄰設(shè)計(jì)提供輕松的物理集成和時(shí)序收斂。流結(jié)構(gòu)具有獨(dú)特的功能，可以在多個(gè)分層子分支上同時(shí)提供來(lái)自主測(cè)試總線(xiàn)的測(cè)試數(shù)據(jù)，這些子分支可以以不同的速度運(yùn)行。此外， 設(shè)計(jì)人員 可以 根據(jù) 布局 中 每 個(gè) 核心 的 位置 實(shí)現(xiàn) 不同 寬度 的 子 分支， 以 在 物理 設(shè)計(jì) 和 減少 測(cè)試 時(shí)間 之間 實(shí)現(xiàn) 平衡。雖然 流 結(jié)構(gòu) 可以 將 相同 的 測(cè)試 數(shù)據(jù) 廣播 到 芯片 上 任意 數(shù)量 的 相同 內(nèi)核， 從而 大幅 縮短 測(cè)試 時(shí)間， 但 多 分支 架構(gòu) 還 為 設(shè)計(jì)人員 提供 了 靈活 的 數(shù)據(jù)， 將 數(shù)據(jù) 廣播 到 具有 較小 分區(qū) 的 單個(gè) 分支 上 的 相同 內(nèi)核， 或 同時(shí) 為 多個(gè) 設(shè)計(jì) 分區(qū) 提供服務(wù) 的 多個(gè) 分支 上 的 相同 內(nèi)核， 以 優(yōu)化 設(shè)計(jì) 的 PPA。由于3D-IC和基于小芯片的設(shè)計(jì)是單片設(shè)計(jì)的擴(kuò)展，因此文章“大型SoC和AI架構(gòu)的DFT實(shí)用方法，第二部分”詳細(xì)介紹了流結(jié)構(gòu)如何完美擴(kuò)展，以便為這些設(shè)計(jì)提供理想的測(cè)試數(shù)據(jù)傳輸機(jī)制。

現(xiàn)代應(yīng)用正在推動(dòng)設(shè)計(jì)擴(kuò)展和集成方法的范式轉(zhuǎn)變，需要先進(jìn)的測(cè)試技術(shù)來(lái)滿(mǎn)足這些設(shè)計(jì)的關(guān)鍵要求：較短的DFT周轉(zhuǎn)時(shí)間、最小化的測(cè)試成本、高測(cè)試解決方案可擴(kuò)展性、高帶寬測(cè)試以及整個(gè)芯片生命周期的測(cè)試重用。Synopsys 的流結(jié)構(gòu)具有順序壓縮和高帶寬 HSIO-to-Scan/TAP 測(cè)試技術(shù)，不僅為下一代設(shè)備提供了測(cè)試成本和周轉(zhuǎn)時(shí)間縮短，而且還提供了靈活、可擴(kuò)展的結(jié)構(gòu)架構(gòu)，以使用 DFT 優(yōu)化設(shè)計(jì)的 PPA 和整個(gè)芯片生命周期的完整解決方案。

審核編輯：郭婷