摘要：為同時完成4 個Stokes 矢量參數(shù)的相關(guān)測量，反演海面風場，提出了新型數(shù)字相關(guān)器的設計方法。結(jié)合高速數(shù)字相關(guān)器在數(shù)字極化輻射計中的應用，介紹了高速數(shù)據(jù)采樣和相關(guān)處理系統(tǒng)。通過兩片高速A/D 轉(zhuǎn)換器(ADC08D1500)同步采樣四路信號，采樣結(jié)果通過Xilinx 公司新一代現(xiàn)場可編程門陣列(FPGA)-Virtex5 芯片作相關(guān)運算，相關(guān)結(jié)果通過串口上傳到計算機，詳細介紹了系統(tǒng)各個部分的接口電路和時序控制的設計。系統(tǒng)可以實現(xiàn)四路信號最高1.5GHz 采樣率的相關(guān)計算。

0 引言
海洋表面風場的研究在氣象學、海洋學、氣候?qū)W中有著極其重要的意義。全極化輻射計的新技術(shù)特點是，同時使用多路相關(guān)技術(shù)，對水平和垂直極化信號進行相關(guān)處理，產(chǎn)生反演海面風場模型所需的參量。修正的Stokes 矢量可以用來描述空間中輻射場的二階統(tǒng)計特性。修正的Stokes 矢量中的元素以亮溫K 作為單位，如下式所示。

通過垂直和水平極化兩路信號的相關(guān)運算可以得到4 個Stokes 參數(shù)。目前應用的極化輻射計，大多用模擬相關(guān)器。但是隨著對風場測量精度的要求越來越高，模擬乘法器件已經(jīng)滿足不了要求。數(shù)字極化輻射計是指利用數(shù)字相關(guān)器來實現(xiàn)兩個極化通道的自相關(guān)和互相關(guān)處理。數(shù)字相關(guān)器與模擬相關(guān)器相比，主要特點是能夠用資源換速度，利用超大規(guī)模集成電路技術(shù)實現(xiàn)全并行寬帶數(shù)字相關(guān)處理。數(shù)字相關(guān)器對模擬信號進行采樣，然后量化的數(shù)據(jù)作相關(guān)運算。根據(jù)乃奎斯特采樣定律，采樣頻率必須大于等于兩倍被采樣信號帶寬，才能避免信息的損失。這就使得采樣電路工作在很高的頻率上，對電路的精度和可靠性提出了很高的要求。本文介紹了一種高頻高可靠性的信號采樣和相關(guān)處理系統(tǒng)。本系統(tǒng)中高速ADC 采用NS公司的ADC08D1500，它具有高精度和低功耗等優(yōu)點，可以工作在最高采樣率1.5GHz。FPGA 芯片具有體積小，集成度高，功耗低等特點。數(shù)據(jù)接收和相關(guān)計算以FPGA為核心完成。

1 數(shù)字相關(guān)器設計方案

信號采集模塊中，兩片ADC08D1500 同時完成四路信號的采樣。ADC 輸出數(shù)據(jù)為LVDS 模式，單個ADC 位寬32bit，采用并行輸出。采用Xilinx 公司FPGA-Virtex5 實現(xiàn)對2 個ADC輸出數(shù)據(jù)的接收和相關(guān)運算處理。FPGA還要實現(xiàn)對兩個ADC的復位控制，同步復位可以觸發(fā)兩個ADC 同步工作。本方案設計中采用高速時鐘驅(qū)動器AD9514 對采樣時鐘進行驅(qū)動，確保到達兩路ADC 的采樣時鐘信號的相位一致性。FPGA 計算的相關(guān)結(jié)果通過串口上傳到PC 機。系統(tǒng)框圖如圖1 所示。

2 ADC 及外圍電路

2.1 ADC

ADC 采用兩片ADC08D1500 芯片。美國國家半導體公司的高速ADC-ADC08D1500 [3] 是一款高性能的模/數(shù)轉(zhuǎn)換芯片，典型功耗1.9W。本數(shù)字相關(guān)器中，每個通道采樣率1.5GHz，8bit 分辨率，全功率帶寬1.7GHz。通過管腳配置設定輸入峰峰值為870Mv。ADC上電231 個采樣時鐘周期以后自動校準。

DCLK 送給外部器件來鎖存數(shù)據(jù)。DCLK 工作在DDR 傳輸模式。ADC 內(nèi)部做1：2demux，輸出時鐘為采樣時鐘的二分頻。這種方式降低進入FPGA 的時鐘速率為采樣頻率的1/4，為高速相關(guān)計算提供方便。OR 管腳為高電平，指示輸入超出量程。將OR 連接到FPGA 并驅(qū)動FPGA 的外接LED。圖2 為ADC 功能框圖。

2.2 時鐘控制

ADC08D1500 需要一個差分時鐘輸入。兩個ADC 的采樣時鐘需要嚴格同步，以達到其幅相一致性的要求。設計中時鐘通過時鐘驅(qū)動AD9514 分出兩路同相差分時鐘。ADI 公司的高性能時鐘驅(qū)動芯片AD9514 輸入電平為LVPECL、LVDS，輸出信號為LVPECL、LVDS、CMOS 電平。采用兩路LVPECL電平輸出交流耦合到兩片ADC，最高輸出1.6GHz 頻率，如圖3 所示為其LVPECL 輸出端電路。

2.3 ADC 復位

兩個ADC的同步復位是保證ADC同步工作的主要方法。DCLK_RST 是ADC 的復位管腳。一個正脈沖可以復位和同步多片ADC 的DCLK 輸出。復位信號必須持續(xù)4 個采樣時鐘周期以上復位才有效。如圖4 所示，trpw 至少為4 個采樣時鐘周期。由FPGA 控制DCLK_RST 管腳實現(xiàn)對兩片ADC 的同時復位。恢復時間Tad 為3.5ns。

2.4 ADC 與FPGA 接口電路PCB 設計

FPGA-Virtex5 是Xilinx 推出的第五代產(chǎn)品，IO 口可以接收高達1.25GHz 的LVDS 輸入。每片ADC 輸出的采樣信號，同步時鐘DCLK 和采樣溢出信號OR 都是LVDS 電平傳輸。LVDS 的驅(qū)動器由電流源組成，電流通常為3.5mA。當驅(qū)動器翻轉(zhuǎn)時，改變了流經(jīng)端接電阻的電流方向，因此產(chǎn)生有效的邏輯1 和邏輯0 狀態(tài)。LVDS 具有超高速、低噪聲和超低功耗的優(yōu)點。同時LVDS 在走線的布局的時候需要注意到以下幾點。

(1)盡量保持LVDS 線的等長和平行，本設計采用4mils 寬和間距的走線，增強了接收器的共模抑制能力。

(2)高速信號線在滿足條件的情況下，加入端接匹配以減少或消除反射，減小串擾。

(3) 對于微帶線和帶狀線傳輸，走線高度在高于平面層10mil 以內(nèi)。

(4)多層走線相鄰兩層線條盡量相互垂直，或走斜線，大面積的電源層和大面積的地層要相近，電源和地之間形成電容，起到濾波作用。

(5)確保每一個信號層相鄰一個平面層。傳輸線將臨近的參考平面層作為傳輸線的第二導體或者叫做信號的返回通道。確保傳輸線的特征阻抗一致。如果信號傳輸特征阻抗一致信號可以平穩(wěn)的向前傳播，如果阻抗發(fā)生變化，信號中的一部分就會往回反射，信號傳輸連續(xù)性受到破壞。

3 FPGA 設計

Virtex-5 采用65nm 工藝，與前一代90nmFPGA 相比，速度提高30%，邏輯容量增加65%。同時動態(tài)功耗降低了35%。數(shù)據(jù)以750MHz 的速率進入FPGA，時鐘速率是375MHz。為降低數(shù)據(jù)運算的速度使得FPGA 工作更加穩(wěn)定，輸入的LVDS采樣信號和差分時鐘首先通過bufer 轉(zhuǎn)化成單端信號，隨后進入多路復用模塊。將采樣數(shù)據(jù)做1：2 的demux，即積累兩個時間點的采樣值再輸出到下一個單元。同時需要將輸入的控制時鐘做二分頻。分頻的工作由Virtex5 中的DCM 時鐘驅(qū)動模塊完成。通過DCM 模塊不僅能對時鐘進行同步、移相、分頻和倍頻等變換，而且可以使全局時鐘的輸出達到無抖動延遲。FPGA 中高精度相位和頻率調(diào)節(jié)主要是采用IBUFG+DCM+BUFG 來實現(xiàn)[7]。IBUFG 和BUFG 都是FPGA 里全局時鐘BUFFER。圖5 為DCM 產(chǎn)生二分頻的結(jié)構(gòu)簡圖，RST 是DCM 的復位信號，至少3 個輸入時鐘周期的高電平可以復位DCM。在程序配置以后，設計FPGA 自動觸發(fā)一次RST 信號，隨后將置于低電平。

經(jīng)過demux 后的采樣值在分頻后的時鐘驅(qū)動下進入乘法器和累加器模塊。用FPGA 里的IP 模塊設計8bit 寬乘法器，當使用-3 級別的Virtex5 芯片時其計算速度最高達到550MHz。通過VHDL編程實現(xiàn)48bit寬累加器。通過IP核設計8bit 1024同步FIFO。如圖6 為FPGA 中數(shù)據(jù)流程結(jié)構(gòu)框圖。

數(shù)據(jù)累加10ms (可控制) 通過串口輸出到PC 機。相關(guān)結(jié)果按照自相關(guān)1，自相關(guān)2，互相關(guān)實部，互相關(guān)虛部順序輸出。通過狀態(tài)機編程控制端口輸出順序。圖7 為FPGA 中狀態(tài)機控制輸出時序流程圖。

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4 結(jié)束語

本文詳細介紹了基于高端FPGA-Virtex5 和高速A/D轉(zhuǎn)換芯片ADC08D1500 的相關(guān)系統(tǒng)設計。和模擬相關(guān)器相比，數(shù)字相關(guān)器沒有通道互藕，一致性較好。提出的新型數(shù)字相關(guān)器可以同時完成4 個Stokes 參數(shù)高精度測量，采樣量化精度8bits。同時此相關(guān)系統(tǒng)速度達到1.5GHz，可以滿足1.5.GHz 寬帶IQ 信號的相關(guān)處理。系統(tǒng)還具有體積小，使用靈活和功耗低等特點。整體功耗在15W 以內(nèi)?；诟咚貯DC 和FPGAVirtex5的數(shù)字相關(guān)器設計方案還可以進一步拓展帶寬。隨著高速ADC 和FPGA 芯片的發(fā)展，帶寬更高的數(shù)字相關(guān)器可以參考本設計方案，采用相同的結(jié)構(gòu)和FPGA 數(shù)據(jù)處理方法。