我們?yōu)榱藢崿F(xiàn)動態(tài)圖像的濾波算法，用串口發(fā)送圖像數(shù)據(jù)到FPGA開發(fā)板，經(jīng)FPGA進行圖像處理算法后，動態(tài)顯示到VGA顯示屏上，前面我們把硬件平臺已經(jīng)搭建完成了，后面我們將利用這個硬件基礎平臺上來實現(xiàn)基于FPGA的一系列圖像處理基礎算法。

椒鹽噪聲（salt & pepper noise）是數(shù)字圖像的一個常見噪聲，所謂椒鹽，椒就是黑，鹽就是白，椒鹽噪聲就是在圖像上隨機出現(xiàn)黑色白色的像素。椒鹽噪聲是一種因為信號脈沖強度引起的噪聲，產(chǎn)生清楚該噪聲的算法也比較簡單。

均值濾波的方法將數(shù)據(jù)存儲成3x3的矩陣，然后求這個矩陣。在圖像上對目標像素給一個模板，該模板包括了其周圍的臨近像素（以目標象素為中心的周圍 8 個像素，構(gòu)成一個濾波模板，即去掉目標像素本身），再用模板中的全體像素的平均值來代替原來像素值。

均值濾波

如圖所示，我們要進行均值濾波首先要生成一個3x3矩陣。算法運算窗口一般采用奇數(shù)點的鄰域來計算中值，最常用的窗口有3X3和5X5模型。下面介紹3X3窗口的Verilog實現(xiàn)方法。

（1） 通過2個或者3個RAM的存儲來實現(xiàn)3X3像素窗口；

（2） 通過2個或者3個FIFO的存儲來實現(xiàn)3X3像素窗口；

（3） 通過2行或者3行Shift_RAM的存儲來實現(xiàn)3X3像素窗口；

要想用實現(xiàn)均值濾波和中值濾波，必須要先生成3x3陣列，在Altera系列里，可以用QuatusII調(diào)用IP核——shift_RAM，具體設置參數(shù)如圖所示。

如上圖所示，其中shiftin是實時輸入的數(shù)據(jù)，taps1x，taps2x輸入數(shù)據(jù)的第二三行，當數(shù)據(jù)輸入成一行三個時，自動跳到下一行，最終形成每行是三列的一個矩陣，用均值濾波和中值濾波的處理方法即可，這樣基本是每一個目標都可以找到自己對應的一個3x3矩陣，最后進行處理。先進入IP核里面的是最開始的的數(shù)據(jù)，所以在讀出的時候也是要放在第一行。

Xilinx Vivado也有自己的Shift_RAM IP Core，不過這里只能緩存出來一行數(shù)據(jù)，我們這里需要兩個Shift_RAM IP Core和正在輸入的一行數(shù)據(jù)共同組成3行數(shù)據(jù)。這里調(diào)用兩個Shift_RAM IP Core將這兩個IP級聯(lián)起來就行了。

本系統(tǒng)主要用通過調(diào)用兩個shift_register IP核來生成3X3矩陣實現(xiàn)3X3像素窗口。shift_register IP核可定義數(shù)據(jù)寬度、移位的行數(shù)、每行的深度。這里我們需要8bit。640個數(shù)據(jù)每行，同事移位寄存2行即可。同時選擇時鐘使能端口clken。如圖所示。

像素數(shù)據(jù)移位寄存

我們這里將行設置為12，所以可以明顯的看到，當數(shù)據(jù)緩存到一行時，就會移位寄存到下一行，緩存兩行后便會生成3X3矩陣。

緩存的數(shù)據(jù)

比較緩存的第一行的數(shù)據(jù)在3x3矩陣中，占第一行，結(jié)果相同，顯然是正確的。最終生成的3x3矩陣結(jié)果顯然是正確的。

求總值

求均值

我們在計算均值的時候采用兩級流水線消耗了2個時鐘周期，所以最后要將輸給寫RAM使能的數(shù)據(jù)緩存使能延時兩個時鐘周期！學到一個延時的新寫法。

將3x3矩陣的中心像素的周圍八個點求和，我們這里還是采取流水線的設計方法，來增加吞吐量，然后再求平均值代替目標像素的值，這里讀者可以自己思考怎么設計，從波形圖上觀察，計算的結(jié)果顯然是正確的。這樣便完成了均值濾波的仿真。

我們來看一下板級測試視頻：http://t.cn/RCJxiGF

最后我們來比較一下顯示效果，上圖為灰度圖像，下圖為均值濾波后的圖像，可以看出濾波后的圖像有一些模糊，這是因為均值濾波就是將圖像做平滑處理，像素值高的像素會被拉低，像素值低像素會被拉高，趨向于一個平均值，所以圖像會變模糊一些。而且細心的人可以把圖片放大會看到，圖片上會有幾個白黑點，這其實就是椒鹽噪聲，我們文章開頭也說過了，椒鹽噪聲（salt & pepper noise）是數(shù)字圖像的一個常見噪聲，所謂椒鹽，椒就是黑，鹽就是白，椒鹽噪聲就是在圖像上隨機出現(xiàn)黑色白色的像素。均值濾波相當于低通濾波，有將圖像模糊化的趨勢，對椒鹽噪聲基本無能力，所以顯示的圖片上會留下一些黑白點。