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      如何減少PCB設(shè)計(jì)中的錯(cuò)誤提高效率

      2017-11-28 | rar | 0.6 MB | 次下載 | 1積分

      資料介紹

      電路板設(shè)計(jì)是一項(xiàng)關(guān)鍵而又耗時(shí)的任務(wù)，出現(xiàn)任何問(wèn)題都需要工程師逐個(gè)網(wǎng)絡(luò)逐個(gè)元件地檢查整個(gè)設(shè)計(jì)。可以說(shuō)電路板設(shè)計(jì)要求的細(xì)心程度不亞于芯片設(shè)計(jì)。
      　　典型的電路板設(shè)計(jì)流程由以下步驟組成：
      　　如何減少PCB設(shè)計(jì)中的錯(cuò)誤提高效率
      　　前面三個(gè)步驟花的時(shí)間最多，因?yàn)樵韴D檢查是一個(gè)手工過(guò)程。想像一個(gè)具有1000條甚至更多連線的SoC電路板。人工檢查每一根連線是冗長(zhǎng)乏味的一項(xiàng)任務(wù)。事實(shí)上，檢查每根連線幾乎是不可能的，因而會(huì)導(dǎo)致最終電路板出問(wèn)題，比如錯(cuò)誤的連線、懸浮節(jié)點(diǎn)等。
      　　原理圖捕獲階段一般會(huì)面臨以下幾類問(wèn)題：
      　　●下劃線錯(cuò)誤：比如APLLVDD和APLL_VDD
      　　●大小寫問(wèn)題：比如VDDE和vdde
      　　●拼寫錯(cuò)誤
      　　●信號(hào)短路問(wèn)題
      　　●……還有許多
      　　為了避免這些錯(cuò)誤，應(yīng)該有種方法能夠在幾秒的時(shí)間內(nèi)檢查完整個(gè)原理圖。這個(gè)方法可以用原理圖仿真來(lái)實(shí)現(xiàn)，而原理圖仿真在目前的電路板設(shè)計(jì)流程中還很少見到。通過(guò)原理圖仿真可以在要求的節(jié)點(diǎn)觀察最終輸出結(jié)果，因此它能自動(dòng)檢查所有連接問(wèn)題。
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