隨著數(shù)字信號處理芯片性價比的不斷提高，數(shù)字信號處理的應(yīng)用領(lǐng)域飛速發(fā)展，同時Pentium高速CPU的出現(xiàn)，要求有極高的數(shù)據(jù)通量予以支持，而低速的ISA總線在解決這些問題方面逐漸無能為力，取而代之的是高速的PCI總線。PCI總線可將高速外圍設(shè)備直接掛在CPU總線上，33MHz／32位時數(shù)據(jù)傳輸速率可達(dá)132MB／s，66MHz／64位時更是性能加倍，打破了數(shù)據(jù)傳輸速率的瓶頸，使得CPU的性能得到充分發(fā)揮。如果采用美國TI公司生產(chǎn)的高速高性能數(shù)字信號處理器DSP取代原來的單片機(jī)作為板載CPU，可以充分利用PCI總線的優(yōu)點(diǎn)直接將采集的數(shù)據(jù)傳到微機(jī)內(nèi)存，有效地解決了數(shù)據(jù)的實(shí)時傳輸和存儲問題。
　　測控系統(tǒng)的硬件組成
　　系統(tǒng)基本硬件結(jié)構(gòu)如圖1所示。整個高速測控系統(tǒng)主要由信號調(diào)理電路、DSP模塊、FIFC）存儲器、CPLD控制電路、PC19054接口芯片等組成。系統(tǒng)采用主從結(jié)構(gòu)，PC機(jī)作為上位機(jī)，用于完成對系統(tǒng)的控制（如AD轉(zhuǎn)換的開始、DSP復(fù)位、中斷響應(yīng)、數(shù)據(jù)接收與處理等）。DSP作為下位機(jī)，用于完成數(shù)據(jù)的采集與處理、PWM波以及其他外圍信號的控制等。
　　
　　DSP測控模塊介紹
　　系統(tǒng)采用的DSP芯片為TI公司的TMS320LF2407。電路設(shè)計(jì)時，利用的DSP內(nèi)部的16通道A/D轉(zhuǎn)換實(shí)現(xiàn)數(shù)據(jù)采集，DSP與FIFO的電路接口電壓都為3.3V，可實(shí)現(xiàn)無縫連接，DSP的數(shù)據(jù)總線直接與FIFO的數(shù)據(jù)輸入端口相連，DSP與FIFO的時鐘頻率應(yīng)設(shè)為相同。這樣，無需插入等待周期，控制信號經(jīng)CPLD直接轉(zhuǎn)換為FIFO的讀寫信號，實(shí)現(xiàn)數(shù)據(jù)的高速存儲。
　　先進(jìn)先出存儲器
　　在DMA傳輸方式下，由于PCI9054內(nèi)部的FIFO只有32級深度，實(shí)時傳送高速數(shù)據(jù)時，PCI9054內(nèi)部的FIFO會很快存滿，而DSP內(nèi)的數(shù)據(jù)仍會源源不斷的傳送過來，易造成數(shù)據(jù)的丟失，因此必須要擴(kuò)展外部FIFO。
　　本系統(tǒng)采用I D T公司高速CMOS同步FIFO芯片IDT72V3660，它的容量為4096×36bit；有高達(dá)100MHz的讀寫速度；可以兼容3.3V和5V兩種接口電壓。該FIFO具有標(biāo)準(zhǔn)的“滿”（FF#）、“半滿”（HF#）、“空”（EF#）等標(biāo)志。系統(tǒng)可以根據(jù)這些標(biāo)志信號控制對FIFO的讀寫操作。在CPLD的邏輯控制下，當(dāng)WEN#有效時，在WCLK的每一個上升沿，F(xiàn)IFO會把輸人數(shù)據(jù)線上的數(shù)據(jù)存入內(nèi)部存儲器。當(dāng)REN#有效且輸出允許（OE#有效）時，在RCLK的每一個上升沿，F(xiàn)IFO會把內(nèi)部存儲器中的數(shù)據(jù)發(fā)送到輸出數(shù)據(jù)總線上（低電平用“#”表示）。
　　控制邏輯芯片CPLD
　　本系統(tǒng)采用Altera公司的EPM7 128來實(shí)現(xiàn)系統(tǒng)的邏輯控制，主要包括DSP控制邏輯、FIFO控制邏輯、PCI9054接口控制邏輯三個部分，其中，對PC219054的邏輯控制是設(shè)計(jì)的重點(diǎn)。設(shè)計(jì)中利用MaxPlusⅡ軟件進(jìn)行VHDL語言編程、仿真和調(diào)試。
　　PCI9054及外部接口分析
　　PCI與板載CPU的橋接有兩種設(shè)計(jì)方案，一種是采用FPGA，通過軟件編程實(shí)現(xiàn)硬件功能。另一種是利用專用PCI橋接芯片，適合快速開發(fā)的場合。
　　本系統(tǒng)采用PLX公司的PCI總線專用接口控制芯片PC19054。它符合PCIV2.1和PCIV2_2規(guī)范；可同時支持3.3V和5V兩種信號環(huán)境；提供了兩個獨(dú)立的可編程DMA控制器；內(nèi)部有6種可編程FIFO，以實(shí)現(xiàn)零等待突發(fā)傳輸及局部總線和PCI總線之間的異步操作；在PCI總線端支持33MHz／32位，傳輸速率最高可達(dá)132MB／s；在局部端可編程實(shí)現(xiàn)8／16／32位的數(shù)據(jù)寬度，支持復(fù)用／非復(fù)用的32位地址／數(shù)據(jù)，時鐘最高可達(dá)50MHz。
　　PCI9054局部總線可工作在M、J、C三種模式，M模式是專門為Motorola公司的 MPC850和MPC860提供直接非復(fù)用的接口；J模式地址／數(shù)據(jù)線復(fù)用；C模式與J模式差別不大，但地址／數(shù)據(jù)線非復(fù)用，更符合連接習(xí)慣。本設(shè)計(jì)采用C模式。
　　PCI9054的數(shù)據(jù)傳輸模式可分為主模式、從模式、DMA模式。模式的選擇主要根據(jù)硬件設(shè)計(jì)者對硬件的設(shè)計(jì)需要而定。本系統(tǒng)采用DMA模式，在DMA傳輸模式下，PCI9054既是PCI端的主控方，又是局部端的主控方。
　　PCI9054集成了兩個互相獨(dú)立的DMA通道，每個通道都支持Block DMA和Scatter／（3ather DMA，其中通道0還支持請求（Demand）DMA傳輸方式。當(dāng)有通道進(jìn)行DMA傳輸時，DMA控制器將發(fā)起對局部總線和PCI總線操作，其傳輸過程如圖2所示。
　　PC219054提供了三個物理總線接口：PCI總線接口、EEPROM接口、局部總線接口。PCI總線接口依照PCI擴(kuò)展板上定義的引腳分配情況將彼此對應(yīng)的信號連接在一起即可。本系統(tǒng)采用的EEPROM為4K、3.3V串行的93LC66B，通過對PCI時鐘分頻來產(chǎn)生EEPROM時鐘，內(nèi)部存放PCI9054的配置信息，系統(tǒng)加電時PCI9054自動加載EEPROM中的配置信息，并由BIOS通過PCI總線對配置寄存器讀寫，來完成各種控制功能。接口電路如圖3所示。