高性能計算正經(jīng)歷著根本性的變化。能耗和散熱的需求也逐漸成為限制了大型數(shù)據(jù)中心的不斷擴張的瓶頸。這些變化推動著高性能計算不斷發(fā)展新的計算技術?？?a href='http://194w.cn/v/tag/1315/' target='_blank' class='arckwlink_none'>編程邏輯陣列技術是一項能夠在提高性能的同時降低能耗技術。但是FPGA開發(fā)面臨多重挑戰(zhàn)，在硬件上開發(fā)并行的應用程序，超過了許多現(xiàn)有開發(fā)人員的知識，因而我們需要更加方便地編程工具來挖掘FPGA 的高性能計算潛力。高級綜合是項將高級語言的描述轉換成硬件結構的行為描述的技術。

　　本文提出了基于數(shù)據(jù)驅動的應用類IP 核高級綜合的設計方法。課題從實際出發(fā)，設計一個可以實現(xiàn)的系統(tǒng)框架，而且要保證這個系統(tǒng)不僅使用方便，還能夠生成出高性能的加密硬件代碼。根據(jù)用戶的模塊化描述，生成軟件流程圖。將加密算法實現(xiàn)成為FPGA 可重構的參數(shù)化IP 核，構建參數(shù)化的IP 核庫。通過搜索算法，根據(jù)軟件流程圖和IP 核庫，生成并優(yōu)化硬件節(jié)點圖。最后，根據(jù)硬件節(jié)點圖，生成Verilog 代碼。

　　本文構建了高效的IP 核庫，IP 核的表示和實現(xiàn)是可重構加速器的硬件實現(xiàn)基礎。我們利用數(shù)據(jù)結構來描述這些硬件IP 核的屬性和計算行為，為生成硬件流程圖的搜索算法提供了IP 核。本文將典型的密碼算法通過硬件實現(xiàn)，并由此構建了面向密碼應用的高性能加密模板庫。另外，還針對程序的循環(huán)、分支和其他結構，設計了相應的參數(shù)化模塊。

　　本文研究了面向硬件結構的數(shù)據(jù)流圖優(yōu)化算法。根據(jù)前端生成的數(shù)據(jù)流圖，利用硬件模塊綁定算法生成硬件流圖。面向基于模塊的硬件流圖，本文主要通過重用模塊，以減少流水線的資源消耗；采用了公共子表達式消除，來優(yōu)化分支結構；采用資源最佳算法來實現(xiàn)設計空間的探索。

　　最后通過構建FPGA 原型系統(tǒng)，驗證了本文提出的高級綜合框架。針對目標FPGA 芯片對硬件系統(tǒng)的總體結構進行了設計。目標系統(tǒng)中高級綜合生成的硬件代碼與頂層控制模塊一起集成到FPGA 中，構成完整的FPGA 實現(xiàn)。最后對多個應用程序的高級綜合進行了示例，并進行性能實現(xiàn)對比，實驗結果顯示本文的高級綜合框架及優(yōu)化算法有著良好的效果。

　　高性能計算正經(jīng)歷著根本性的變化。新推出的通用處理器往往提供更多的核而不是更快的頻率。開發(fā)人員再也不能依賴提高處理器頻率來提升現(xiàn)有的串行程序的性能。能耗和散熱的需求也逐漸成為限制大型數(shù)據(jù)中心不斷擴張的瓶頸。這些變化推動著高性能計算不斷發(fā)展新的計算技術。

　　可編程邏輯陣列技術是一項能夠在提高性能的同時降低能耗的技術。FPGA（Field Programmable Gate-Array，現(xiàn)場可編程門陣列）通過多種途徑開發(fā)程序的并行性，大大提高了性能表現(xiàn)，并能夠降低能耗，從而直接地降低了計算成本。但是FPGA 開發(fā)面臨多重挑戰(zhàn)，在硬件上開發(fā)并行的應用程序，超過了許多現(xiàn)有開發(fā)人員的知識，因而需要更加方便地編程工具來挖掘FPGA 的高性能計算潛力。

　　高級綜合是一項將高級語言的描述轉換成硬件結構的行為描述的技術。它允許開發(fā)人員可以側重于抽象的功能設計和結構描述。高級綜合技術可以顯著提高開發(fā)人員的設計效率，縮短了產(chǎn)品的開發(fā)周期，提高模塊重用。

　　FPGA 是高度可重構的芯片。它由可編程邏輯塊和互聯(lián)模板組成。邏輯塊可以通過編程形成任意的算術運算數(shù)字電路，任意地聯(lián)接。FPGA 通過多種途徑開發(fā)程序的并行性，從而大大地提高了性能表現(xiàn)。其中，多個邏輯塊能夠組成眾多的專門處理單元（PE）來開發(fā)數(shù)據(jù)級和任務級并行。此外，PE 還可以通過深度流水線的方法來開發(fā)流水線型并行。例如，通過Celoxica［2］描述的FPGA 實現(xiàn)方法，以1/10甚至1/100 于CPU 的頻率，達到了20～300 倍的加速比。

　　FPGA 的能耗很低。通常情況下，F(xiàn)PGA 開發(fā)板能耗的峰值小于30W，這只有當前商用處理器的1/4～1/10 左右。降低能耗能直接降低計算成本，并且能夠在一個數(shù)據(jù)中心部署更多的計算節(jié)點。然而，這些性能的改善以及能耗的降低都取決于計算節(jié)點中的FPGA 可重構芯片。因而高性能應用的開發(fā)人員必須能夠方便地編程來挖掘這種潛力。

　　高效利用FPGA 的芯片資源面臨諸多挑戰(zhàn)。FPGA 可重構硬件具有大量的硬件資源，而且隨著技術的不斷發(fā)展，單片F(xiàn)PGA 芯片集成的器件數(shù)量急劇增長，如何充分發(fā)揮這些硬件的能力也成為一個重要的問題。設計完成的特定算法加速器，往往具有極強的針對性，只能在特定應用中使用。所設計實現(xiàn)的算法加速器，并沒有考慮到硬件資源重用等問題，每個FPGA 僅負責一個特定的算法加速，不利于降低系統(tǒng)成本、能耗，也不利于系統(tǒng)可靠性的提高。此外，高性能可重構計算需求日新月異，對系統(tǒng)性能、可靠性、能耗等方面的約束不斷變化，僅采用一些簡單的手工設計方法，已經(jīng)不能應對這些約束變化。這給高性能計算系統(tǒng)的開發(fā)、維護、再開發(fā)帶來了一系列的難題。

　　硬件描述語言對面向應用開發(fā)的人員來說是個門檻。應用開發(fā)人員運用C 語言或matlab 等高級語言編程，通常對硬件描述語言比較陌生。相反，F(xiàn)PGA 使用硬件描述語言（HDL），例如Verilog 和VHDL，這與C 語言的差距不單單是語法上的。雖然FPGA 能夠帶來諸多的好處，但是學習編程所需要花費的努力，使得利用這項技術非常困難。

　　硬件并行開發(fā)的思路不同。FPGA 開發(fā)人員需要跳出原有的編程模式，去理解如時鐘管理，狀態(tài)機，流水線以及設備專門存儲等硬件設計。雖然Verilog 語言也提供了許多高層次的語言抽象，但是基于FPGA 的硬件系統(tǒng)的并行程序開發(fā)設計與基于通用處理器或GPU 等的并行程序設計有這本質的不同。由于FPGA 通常使用硬件描述語言進行設計，例如VHDL 或者Verilog 等，這樣的設計不同于常規(guī)的使用C 語言或者Matlab 進行設計，這也導致了較長的開發(fā)設計周期。

　　一些研究人員試圖通過提供程序員類C 語言的開發(fā)環(huán)境，在付出的努力和性能表現(xiàn)之間取得平衡。但這些項目都提供了特有的指令與方法，要求現(xiàn)有的程序根據(jù)其開發(fā)環(huán)境，進行大量改寫。盡管程序員能夠通過努力得到良好的性能提升，但是重寫代碼工作量大，依然是進行FPGA 開發(fā)的一個很大障礙。

　　高級綜合是指將寄存器傳輸級（RTL 級）以上的描述語言，例如C 語言等等，自動生成轉換成FPGA 的硬件代碼實現(xiàn)。我們的目標是通過提供開發(fā)者熟悉便捷的開發(fā)環(huán)境，降低FPGA 的使用難度，從而促進FPGA 在高性能計算領域的應用。我們研究的設想假定開發(fā)者按照一條簡單熟悉的路徑去加速應用，而不用放棄他們原有的編程模型和代碼風格。只需較少地改動C 源程序，就能夠達到相當?shù)募铀俦?。對于有相當硬件開發(fā)經(jīng)驗的專家，高級綜合同時提供了類似C 語言的規(guī)范，從而可以得到更高的性能提升。但針對一些應用程序即使經(jīng)過了調整，高級綜合編譯器還是不能與基于硬件描述語言的開發(fā)過程取得同樣的加速比。然而，他們兩者的目標是不一樣的。