FPGA時鐘資源

　　區(qū)域（Region）：每個FPGA器件被分為多個區(qū)域，不同的型號的器件區(qū)域數(shù)量不同。

　　FPGA時鐘資源主要有三大類：時鐘管理模、時鐘IO、時鐘布線資源。

　　時鐘管理模塊：不同廠家及型號的FPGA中的時鐘管理資源會有一些差異，主要功能是對時鐘的頻率、占空比、相位等功能的管理。例如：PLL，DLL，DCM，MMCM等。

　　Clock IO：時鐘IO，F(xiàn)PGA的時鐘IO分布在不同的區(qū)域。像xilinx的時鐘IO分為MRCC（全局時鐘pin）和SRCC（局部時鐘pin）。

　　Clock Routing Source：時鐘布線資源含有時鐘線以及時鐘緩沖器，數(shù)量上會比前兩者多；含全局時鐘網(wǎng)絡(luò)（GCLK）和局部時鐘網(wǎng)絡(luò)（RCLK）的時鐘線及緩沖（BUFG，BUFR等）。

　　鎖相環(huán)架構(gòu)及工作過程

　　差錯檢波器：當(dāng)兩個輸入信號的相位及頻率相等時，檢波器中的比較結(jié)果會處于穩(wěn)定狀態(tài)，此時誤差為常數(shù)，環(huán)路處于 “鎖定”條件。

　　環(huán)路濾波器：具有低通濾波器特性，將差錯檢波器輸出的誤差信號進行濾波（濾除高頻成分、噪聲以及鑒相器中包含的交流分量），并將誤差信號轉(zhuǎn)換成穩(wěn)定的直流控制信號。

　　鎖相環(huán)其實是一個閉環(huán)負(fù)反饋的相位誤差控制系統(tǒng)，環(huán)路通過比較差錯檢波器兩個輸入信號之間的比較結(jié)果，然后通過此結(jié)果來調(diào)整壓控振蕩器輸出的信號頻率，最終達到兩個輸入信號同頻的目的，并且相位誤差處于一個穩(wěn)定的狀態(tài)。