本Verilog 硬件描述語(yǔ)言參考手冊(cè)是根據(jù)IEEE 的標(biāo)準(zhǔn)“Verilog 硬件描述語(yǔ)言參考手冊(cè)1364-1995”編寫(xiě)的。OVI （Open Verilog International） 根據(jù)Cadence 公司推出的Verilog LRM（1.6版）編寫(xiě)了Verilog 參考手冊(cè)1.0和2.0版。OVI又根據(jù)以上這兩個(gè)版本制定了IEEE1364-1995 Verilog標(biāo)準(zhǔn)。在推出Verilog標(biāo)準(zhǔn)前，由于Cadence公司的 Verilog-XL 仿真器廣泛使用，它所提供的Verilog LRM成了事實(shí)上的語(yǔ)言標(biāo)準(zhǔn)。許多第三方廠商的仿真器都努力向這一已成事實(shí)的標(biāo)準(zhǔn)靠攏。

　　Verilog語(yǔ)言標(biāo)準(zhǔn)化的目的是將現(xiàn)存的通過(guò)Verilog-XL仿真器體現(xiàn)的Verilog語(yǔ)言標(biāo)準(zhǔn)化。IEEE的Verilog標(biāo)準(zhǔn)與事實(shí)上的標(biāo)準(zhǔn)有一些區(qū)別。因此，仿真器有可能不完全支持以下的一些功能：

　　在UDP（用戶自定義原語(yǔ)）和模塊實(shí)例中使用數(shù)組（見(jiàn)Instantiation說(shuō)明）。

　　含參數(shù)的宏定義（見(jiàn)‘define）。

　　‘undef.

　　IEEE標(biāo)準(zhǔn)不支持用數(shù)字表示的強(qiáng)度值（見(jiàn)編譯預(yù)處理命令）。

　　有許多Verilog-XL支持的系統(tǒng)任務(wù)、系統(tǒng)函數(shù)和編譯處理命令在IEEE標(biāo)準(zhǔn)中不支持。

　　若在模塊中其N(xiāo)et或寄存類(lèi)型變量只有一個(gè)驅(qū)動(dòng)，IEEE標(biāo)準(zhǔn)允許在一個(gè)指定塊中， 延遲路徑的最終接點(diǎn)可以是一個(gè)寄存器或Net類(lèi)型的變量。而在此標(biāo)準(zhǔn)推出之前，對(duì)最終接點(diǎn)的類(lèi)型有著嚴(yán)格得多的要求（見(jiàn)Specify說(shuō)明）

　　指定路徑的延遲表達(dá)式最多可以達(dá)到12個(gè)延遲表達(dá)式，表達(dá)式之間需用逗號(hào)隔開(kāi)。而在此標(biāo)準(zhǔn)推出之前，最多只允許六個(gè)表達(dá)式（見(jiàn)Specify說(shuō)明）。

　　在Net類(lèi)型變量的定義中，標(biāo)量保留字scalared與矢量保留字vectored的位置也做了改動(dòng)。原先，保留字位于矢量范圍的前面。在IEEE標(biāo)準(zhǔn)中，它應(yīng)位于Net類(lèi)型的后面（見(jiàn)Net說(shuō)明）。

　　在最小-典型-最大常量表達(dá)式中，對(duì)于最小、典型與最大值的相對(duì)大小并無(wú)限制。而原先最小值必須小于或等于典型值，典型值必須小于或等于最大值。

　　在IEEE標(biāo)準(zhǔn)中，表示延遲的最小-典型-最大表達(dá)式不必括在括號(hào)里。而原先，它必需括在括號(hào)里。