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?IC設(shè)計(jì)概述
? 可編程邏輯器件（PLD）原理
? FPGA設(shè)計(jì)流程
? QUARTUS II使用簡介
IC的設(shè)計(jì)要求
? 設(shè)計(jì)時間 – 設(shè)計(jì)時間不僅影響設(shè)計(jì)費(fèi)用和產(chǎn)品成本，而且還影響到新產(chǎn)品上市競爭時機(jī)
? 設(shè)計(jì)正確性 – 正確性是IC的最基本要求。一次設(shè)計(jì)成型后如果發(fā)現(xiàn)問題是無法修改的，造 成巨大的設(shè)計(jì)和流片費(fèi)用損失，還會失去產(chǎn)品競爭的時機(jī)
? 設(shè)計(jì)成本 – 包括設(shè)計(jì)費(fèi)用，生產(chǎn)費(fèi)用；Ct=Cd/V + Cp/(Y*N) Ct：每個芯片成本， Cd： 設(shè)計(jì)費(fèi)用，V：芯片的生產(chǎn)數(shù)量，Y：成品率，N：每片硅片（wafer）上的芯 片數(shù)目；在滿足性能的前提下盡量減小芯片面積是降低成本的有效措施
? 產(chǎn)品性能 – 主要取決于所選擇的器件結(jié)構(gòu)和電路形式，深亞微米IC中，緊湊的布局布線 可以很大程度上提高性能
? 可測性設(shè)計(jì) – 犧牲一部分芯片面積，引如測試電路，用以發(fā)現(xiàn)設(shè)計(jì)中可能存在的錯誤和工 藝中可能出現(xiàn)的問題。IC設(shè)計(jì)中有50%以上的時間和費(fèi)用消耗在測試上
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