Cadence軟件是我們公司統(tǒng)一使用的原理圖設(shè)計(jì)、PCB設(shè)計(jì)、高速仿真的EDA工具。進(jìn)行仿真工作需要有很多方面的知識(shí)，須對(duì)高速設(shè)計(jì)的理論有較全面的認(rèn)識(shí)，并對(duì)具體的單板原理有一定的了解，還需具備仿真庫的相關(guān)知識(shí)等。

　　在這個(gè)分冊(cè)中僅對(duì)仿真軟件的使用進(jìn)行較詳細(xì)的闡述，還介紹高速設(shè)計(jì)的一些相關(guān)理論，仿真過程是基于Allegro SPB 15.2的PCB SI模塊進(jìn)行的。

　　第一章 高速設(shè)計(jì)與PCB仿真流程

　　本章介紹高速PCB仿真設(shè)計(jì)的基礎(chǔ)知識(shí)和重要意義，并介紹基于Cadence 的Allegro SPB15.2的PCB仿真流程。

　　1.1 高速信號(hào)與高速設(shè)計(jì)

　　隨著通信系統(tǒng)中邏輯及系統(tǒng)時(shí)鐘頻率的迅速提高和信號(hào)邊沿不斷變陡，PCB的走線和板層特性對(duì)系統(tǒng)電氣性能的影響也越發(fā)顯著。對(duì)于低頻設(shè)計(jì)，走線和板層的影響要求不高甚至可以完全忽略不計(jì)。當(dāng)頻率超過50MHz時(shí)，PCB走線則必須以傳輸線考慮，而在評(píng)定系統(tǒng)性能時(shí)也必須考慮PCB板材的電參數(shù)影響。當(dāng)系統(tǒng)時(shí)鐘頻率達(dá)到120MHz及更高時(shí)，就只能使用高速電路設(shè)計(jì)方法，否則基于傳統(tǒng)方法設(shè)計(jì)的PCB將無法工作。因此，高速電路設(shè)計(jì)技術(shù)已經(jīng)成為電子系統(tǒng)設(shè)計(jì)師必須采取的設(shè)計(jì)手段，只有通過使用高速電路設(shè)計(jì)師的設(shè)計(jì)技術(shù)，才能實(shí)現(xiàn)設(shè)計(jì)過程的可控性。高速系統(tǒng)的設(shè)計(jì)必須面對(duì)互連延遲引起的時(shí)序問題以及串?dāng)_、傳輸線效應(yīng)等信號(hào)完整性問題。

　　通常認(rèn)為如果數(shù)字邏輯電路的頻率達(dá)到或者超過45MHZ~50MHZ，而且工作在這個(gè)頻率之上的電路占整個(gè)電子系統(tǒng)的一定份量（比如說１／３），就稱為高速電路。

　　實(shí)際上，信號(hào)邊沿的諧波頻率比信號(hào)本身的頻率高，是信號(hào)快速變化的上升沿與下降沿（或稱信號(hào)的跳變）引發(fā)了信號(hào)傳輸?shù)姆穷A(yù)期結(jié)果。因此，通常約定如果線傳播延時(shí)大于1/2數(shù)字信號(hào)驅(qū)動(dòng)端的上升時(shí)間，則認(rèn)為此類信號(hào)是高速信號(hào)并產(chǎn)生傳輸線效應(yīng)，見圖1－1所示。

　　信號(hào)的傳遞發(fā)生在信號(hào)狀態(tài)改變的瞬間，如上升或下降時(shí)間。信號(hào)從驅(qū)動(dòng)端到接收端經(jīng)過一段固定的延遲時(shí)間，如果傳輸延遲時(shí)間小于1/2的上升或下降時(shí)間，那么來自接收端的反射信號(hào)將在信號(hào)改變狀態(tài)之前到達(dá)驅(qū)動(dòng)端。反之，反射信號(hào)將在信號(hào)改變狀態(tài)之后到達(dá)驅(qū)動(dòng)端，如果反射信號(hào)很強(qiáng)，疊加的波形就有可能會(huì)改變邏輯狀態(tài)。

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