數字信號處理器（Digital Signal Processor．DSP）從專用信號處理器開始發(fā)展到今天的超長指令字（ Very Long　Instruction Word．VLIW）陣列處理器，其應用領域已經從最初的語音、聲納等低頻信號的處理發(fā)展到今天雷達、圖像等視頻大數據量的信號處理。由于浮點運算和并行處理技術的應用，信號處理能力已得到極大的提高。隨著數字信號處理器在處理速度和運算精度兩個方向的發(fā)展，體系結構中數據流結構甚至人工神經網絡結構等，將可能成為下一代數字信號處理器的基本結構模式。近些年，從傳統(tǒng)DSP結構中已不能有效地提高DSP處理器的性能，許多新的提高DSP性能的方法被提出。其中提高頻率的方法已達到瓶頸階段，最有效的途徑是提高并行性。數字信號處理領域的核心算法根據運算類型可以分為兩大類：一類是以密集的浮點乘加運算為典型的信號處理算法，包括快速傅里葉變換（ Fast Fourier　Transformation，FFT）、有限沖激響應（ Finite Impulse　Response，FIR）和離散傅里葉變換（Discrete Fourier Transform，　DFT）等算法；另一類足以密集的復數矩陣操作為主的算法，包括信道估計和多輸入多輸出（ Multiple-Input Multiple-Output，MIMO）均衡等算法。這兩類算法均需要DSP處理器提供較高的浮點乘加運算的計算性能。第一類算法主要是進行乘加運算（a*b+c），第二類算法主要進行大量的復數矩陣乘和矩陣求逆等運算，而在這些運算中都存在密集的乘后加運算（a*c+c*d）浮點乘累加器（Floating-point　Multiply ACcumulate．FMAC）已經成為提高并行計算以減少計算延時的有效方法，其運算能力已經成為衡量數字信號處理器DSP性能的一個重要特征。

　　浮點乘加結構已被研究多年，IBM學者Montoye和Hokenek于1990年最先提出了融合乘加的概念，即將乘法和加法融合成一條指令執(zhí)行，并將加法操作融合在乘法的部分積壓縮陣列中，從而減少硬件開銷和延時；這種乘加結構的主要缺點是求和尾數長且結果尾數舍入延時長。Lang等于2004年提出了低延時融合乘加結構，這種結構采用前導零預測（ Leading Zero Anticipation，LZA），將尾數舍入和加法合并，并在尾數加法之前進行規(guī)格化移位。目前大多數處理器中的浮點乘加設計實現均采用這種技術，為進一步提高浮點融合乘加結構的并行度以提升浮點乘加器的性能，Lang等于2005年設計了雙通路浮點融合乘加結構，該乘加結構主要優(yōu)點是延時更低、處理性能得到進一步提高；但該乘加結構邏輯設計復雜，硬件資源消耗大。國防科技大學研制的vr-XDSP中設計了多功能快速浮點融合乘加運算單元，但該設計硬件資源消耗太多，功耗過大。

　　本文基于高性能計算的應用需求，以M型數字信號處理器（ M-DSP）為研究背景，深入研究FMAC的各功能模塊和流水線結構，對已有浮點融合乘加結構p1的關鍵模塊和算法進行了研究與優(yōu)化，設計了6級流水線結構的FMAC單元，可支持雙精度和單精度浮點乘法、乘累加、乘累減、單精度點積和復數運算。對所設計的FMAC單元的寄存器傳送語言（Register Transfer Language，RTL）代碼實現迸行了仿真測試，并基于45 nm工藝采用Synopsys公司的DC（ Design Compiler）對硬件實現進行了綜合，運行頻率可達1 GHz。