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      用VeriLog-HDL做CPLD設(shè)計(jì)時(shí)序邏輯電路的實(shí)現(xiàn)

      2010-05-30 | rar | 209 | 次下載 | 5積分

      資料介紹

      組合邏輯電路的特點(diǎn)是：在任意時(shí)刻，電路產(chǎn)生的穩(wěn)定輸出僅與當(dāng)前時(shí)刻的輸入有關(guān)。時(shí)序邏輯電路則與它不同，其特點(diǎn)是：在任意時(shí)刻電路產(chǎn)生的穩(wěn)定輸出不僅與當(dāng)前時(shí)刻的輸入有關(guān)，而且還與電路過(guò)去的輸入有關(guān)。本講中將介紹時(shí)序邏輯電路的實(shí)現(xiàn)。
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