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標(biāo)簽 > ip核
IP就是知識(shí)產(chǎn)權(quán)核或知識(shí)產(chǎn)權(quán)模塊的意思,在EDA技術(shù)開(kāi)發(fā)中具有十分重要的地位。美國(guó)著名的Dataquest咨詢(xún)公司將半導(dǎo)體產(chǎn)業(yè)的IP定義為“用于ASIC或FPGA中的預(yù)先設(shè)計(jì)好的電路功能模塊”。
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鋯石FPGA A4_Nano開(kāi)發(fā)板視頻:內(nèi)置IP核UART的理論原理講解
UART將要傳輸?shù)馁Y料在串行通信與并行通信之間加以轉(zhuǎn)換。作為把并行輸入信號(hào)轉(zhuǎn)成串行輸出信號(hào)的芯片,UART通常被集成于其他通訊接口的連結(jié)上。
鋯石FPGA A4_Nano開(kāi)發(fā)板視頻:內(nèi)置IP核SPI的理論原理講解
SPI是串行外設(shè)接口(Serial Peripheral Interface)的縮寫(xiě),是一種高速的,全雙工,同步的通信總線,并且在芯片的管腳上只占用四根...
鋯石FPGA A4_Nano開(kāi)發(fā)板視頻:內(nèi)置IP核USRT的應(yīng)用實(shí)戰(zhàn)講解-中斷
UART是一種通用串行數(shù)據(jù)總線,用于異步通信。該總線雙向通信,可以實(shí)現(xiàn)全雙工傳輸和接收。在嵌入式設(shè)計(jì)中,UART用于主機(jī)與輔助設(shè)備通信,如汽車(chē)音響與外接...
鋯石FPGA A4_Nano開(kāi)發(fā)板視頻:定制最基本LED的IP核
IP主要分為軟IP、固IP和硬IP。軟IP是用Verilog/VHDL等硬件描述語(yǔ)言描述的功能塊,但是并不涉及用什么具體電路元件實(shí)現(xiàn)這些功能。固IP是完...
鋯石FPGA A4_Nano開(kāi)發(fā)板視頻:DA外設(shè)IP核定制
IP核有三種不同的存在形式:HDL語(yǔ)言形式,網(wǎng)表形式、版圖形式。分別對(duì)應(yīng)我們常說(shuō)的三類(lèi)IP內(nèi)核:軟核、固核和硬核。這種分類(lèi)主要依據(jù)產(chǎn)品交付的方式,而這三...
2019-10-08 標(biāo)簽:fpga開(kāi)發(fā)板ip核 1732 0
鋯石FPGA A4_Nano開(kāi)發(fā)板視頻:LED的IP核應(yīng)用
利用IP核設(shè)計(jì)電子系統(tǒng),引用方便,修改基本元件的功能容易。具有復(fù)雜功能和商業(yè)價(jià)值的IP核一般具有知識(shí)產(chǎn)權(quán),盡管IP核的市場(chǎng)活動(dòng)還不規(guī)范,但是仍有許多集成...
鋯石FPGA A4_Nano開(kāi)發(fā)板視頻:DA外設(shè)IP核制作
IP主要分為軟IP、固IP和硬IP。軟IP是用Verilog/VHDL等硬件描述語(yǔ)言描述的功能塊,但是并不涉及用什么具體電路元件實(shí)現(xiàn)這些功能。固IP是完...
2019-10-08 標(biāo)簽:fpga開(kāi)發(fā)板ip核 1402 0
鋯石FPGA A4_Nano開(kāi)發(fā)板視頻:紅外IP核的定制
根據(jù)IP使用的劃分,IP建立者可按下列三種形式設(shè)計(jì)IP:可再用、可重定目標(biāo)以及可配置??稍儆肐P是著眼于按各種再使用標(biāo)準(zhǔn)定義的格式和快速集成的要求而建立...
2019-10-08 標(biāo)簽:fpga開(kāi)發(fā)板ip核 1458 0
鋯石FPGA A4_Nano開(kāi)發(fā)板視頻:PS/2外設(shè)IP核的定制
PS/2接口是輸入裝置接口,而不是傳輸接口。所以PS2口根本沒(méi)有傳輸速率的概念,只有掃描速率。在Windows環(huán)境下,ps/2鼠標(biāo)的采樣率默認(rèn)為60次/...
鋯石FPGA A4_Nano開(kāi)發(fā)板視頻:AD IP核的定制
利用IP核設(shè)計(jì)電子系統(tǒng),引用方便,修改基本元件的功能容易。具有復(fù)雜功能和商業(yè)價(jià)值的IP核一般具有知識(shí)產(chǎn)權(quán),盡管IP核的市場(chǎng)活動(dòng)還不規(guī)范,但是仍有許多集成...
2019-12-19 標(biāo)簽:fpga開(kāi)發(fā)板ip核 2017 0
鋯石FPGA A4_Nano開(kāi)發(fā)板視:PS/2外設(shè)IP核的應(yīng)用
IP核有三種不同的存在形式:HDL語(yǔ)言形式,網(wǎng)表形式、版圖形式。分別對(duì)應(yīng)我們常說(shuō)的三類(lèi)IP內(nèi)核:軟核、固核和硬核。這種分類(lèi)主要依據(jù)產(chǎn)品交付的方式,而這三...
FPGA之軟核演練篇:內(nèi)置IP核之UART的應(yīng)用實(shí)戰(zhàn)講解-中斷
UART作為異步串口通信協(xié)議的一種,工作原理是將傳輸數(shù)據(jù)的每個(gè)字符一位接一位地傳輸。是對(duì)應(yīng)各種異步串行通信口的接口標(biāo)準(zhǔn)和總線標(biāo)準(zhǔn),它規(guī)定了通信口的電氣特...
基于ZYNQ FPGA與PC的IP設(shè)計(jì)與驗(yàn)證方案(7)
Zynq-7000系列的可編程結(jié)構(gòu)經(jīng)定制可以最大化系統(tǒng)級(jí)性能,滿(mǎn)足特定應(yīng)用的各種需求。該套件提供了包括開(kāi)發(fā)工具、AMB4AXI4即插即用IP核和總線功能...
基于低成本FPGA的CPRI IP核實(shí)現(xiàn)
無(wú)線TEM(電信設(shè)備制造商)正受到布署基站架構(gòu)的壓力,這就是用更小體積、更低功耗、更低制造成本來(lái)建立,部署和運(yùn)營(yíng)。達(dá)到此目的的關(guān)鍵策略是從基站中分離出R...
USB接口IP核關(guān)鍵模塊的設(shè)計(jì)
USB通信邏輯上分成了3層:信號(hào)層、協(xié)議層和數(shù)據(jù)層。信號(hào)層用來(lái)實(shí)現(xiàn)在USB設(shè)備和主機(jī)的物理連接之間傳輸位信息流的信息。邏輯層用來(lái)實(shí)現(xiàn)在USB設(shè)備和USB...
USB接口IP核關(guān)鍵模塊的設(shè)計(jì)和驗(yàn)證
USB通信邏輯上分成了3層:信號(hào)層、協(xié)議層和數(shù)據(jù)層。信號(hào)層用來(lái)實(shí)現(xiàn)在USB設(shè)備和主機(jī)的物理連接之間傳輸位信息流的信息。邏輯層用來(lái)實(shí)現(xiàn)在USB設(shè)備和USB...
在開(kāi)發(fā)PL時(shí)一般都會(huì)用到分頻或倍頻,對(duì)晶振產(chǎn)生的時(shí)鐘進(jìn)行分頻或倍頻處理,產(chǎn)生系統(tǒng)時(shí)鐘和復(fù)位信號(hào),下面就介紹一下在vivado2017.3中進(jìn)行PL開(kāi)發(fā)時(shí)...
FPGA的開(kāi)發(fā)流程和物理含義和實(shí)現(xiàn)目標(biāo)詳解
FPGA的開(kāi)發(fā)流程是遵循著ASIC的開(kāi)發(fā)流程發(fā)展的,發(fā)展到目前為止,F(xiàn)PGA的開(kāi)發(fā)流程總體按照?qǐng)D1進(jìn)行,有些步驟可能由于其在當(dāng)前項(xiàng)目中的條件的寬度的允許...
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