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      標簽　>　uvm

      uvm

      +關(guān)注0人關(guān)注

      UVM是一個以SystemVerilog類庫為主體的驗證平臺開發(fā)框架，驗證工程師可以利用其可重用組件構(gòu)建具有標準化層次結(jié)構(gòu)和接口的功能驗證環(huán)境。

      文章：159個 瀏覽：19528次 帖子：26個

      uvm技術(shù)

      談?wù)刄VM代碼生成器的優(yōu)點及開發(fā)使用時需要注意的問題

      談?wù)刄VM代碼生成器的優(yōu)點及開發(fā)使用時需要注意的問題

      毋庸置疑，UVM大大提高了我們開發(fā)驗證平臺的效率。但同時，熟練掌握UVM搭建驗證平臺也并不是一件容易的事情。

      2023-05-20 標簽：寄存器UVM代碼生成器 2229 0

      Easier UVM Code Generator Part 2:添加用戶定義的代碼

      在本文中，我們將進一步實現(xiàn)monitor和coverage collector components，以便在仿真期間收集功能覆蓋信息。

      2023-05-20 標簽：UVM生成器DUT 1031 0

      Easier UVM Code Generator Part 1: 運行仿真

      在運行uvm代碼生成器后，我們現(xiàn)在可以開始運行仿真。同樣，我們將命令行放入腳本文件中

      2023-05-19 標簽：仿真器UVM生成器 1082 0

      RAL寄存器模型操作圖鑒

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      寄存器模型操作，指的是通過寄存器模型對RTL中寄存器進行讀寫訪問，或者同步寄存器模型與RTL中寄存器的值。

      2023-05-17 標簽：寄存器RTLUVM 1369 0

      個性化地定制自己的uvm代碼生成器模板和腳本

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      使用uvm代碼生成器創(chuàng)建基本的uvm驗證環(huán)境框架，然后丟棄代碼生成器模板并擴展和維護生成出來的代碼。盡管uvm代碼生成器僅在項目的初始階段使用，然后被丟...

      2023-05-14 標簽：UVM代碼生成器 2608 0

      VCS/XRUN如何創(chuàng)建一個非UVM的簡單仿真環(huán)境？

      VCS/XRUN如何創(chuàng)建一個非UVM的簡單仿真環(huán)境？

      設(shè)計碼完代碼后，有時候想簡單調(diào)試一下基本的通路，此時還沒有驗證資源進來，可以仿照modesim仿真的方法，創(chuàng)建一個.v/.sv的頂層，里面例化DUT，里...

      2023-05-12 標簽：仿真UVMVCS 4150 0

      看看這個"UVM陷阱"，你是不是也遇到過

      看看這個"UVM陷阱"，你是不是也遇到過

      設(shè)計一個run函數(shù)用于處理某些業(yè)務(wù)邏輯，并在UVC的main_phase中調(diào)用。看似簡單的邏輯，運行仿真后得到如下的信息：

      2023-05-08 標簽：函數(shù)UVM 857 0

      如何設(shè)計和構(gòu)建Testbench呢？

      Testbench是幾乎所有做動態(tài)仿真驗證的工程師都要面對的問題，可能是需要設(shè)計，或者開發(fā)，又或者是維護，總有很多事情要在這上面折騰。

      2023-05-08 標簽：UVMpython芯片驗證 1168 0

      參數(shù)化RTL的驗證思路

      參數(shù)化RTL的驗證思路

      參數(shù)化的代碼需要在靈活性和復雜性之間做出平衡，而且高度參數(shù)化代碼的驗證是一個非常具有挑戰(zhàn)性的工作。

      2023-05-05 標簽：RTLUVMSVA 2295 0

      介紹一個通過GUI方式自動生成UVM環(huán)境的工具

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      工具來源于DVCon US 2022的一篇論文：Novel GUI Based UVM Test Bench Template Builder。

      2023-05-04 標簽：UVMVCSGUI 1831 0

      數(shù)字硬件建模SystemVerilog之Interface方法概述

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      SystemVerilog Interface是modport的一種，但比簡單的輸入、輸出或輸入輸出端口的功能更多。

      2023-04-28 標簽：時鐘發(fā)生器RTLUVM 3487 0

      如何配置sequence的仲裁算法和優(yōu)先級？

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      在UVM中，多個sequence可以同時被綁定到相同的sequencer并啟動。這種測試場景在實際中是存在的，比如在模擬同一個總線master口上的不同...

      2023-04-27 標簽：處理器控制器UVM 1818 0

      UVM驗證環(huán)境啟動時及運行時的控制方案

      話說螺螄殼里做道場，UVM推出這么多年以來每年DVCon會議上總還是有人分享他們基于UVM package做的一些改動，使其能夠更適合項目的要求。

      2023-04-13 標簽：處理器UVMVCS 2412 0

      看看使用芯片驗證隨機帶來的六宗罪

      以前看到不少驗證技術(shù)書籍都在說驗證環(huán)境中隨機怎么怎么好，然后為了隨機，UVM,SV 提供了什么什么支持。

      2023-04-10 標簽：RTLUVM 983 0

      受約束隨機驗證的效果真的比直接用例測試好嗎？

      當介紹uvm驗證時大家肯定都看過上面類似的圖片，以展示受約束的隨機驗證相比直接用例測試如何具有先進性。

      2023-04-10 標簽：UVMPASS開關(guān) 1182 0

      盤點UVM不同機制的調(diào)試功能

      基于UVM搭建驗證環(huán)境和構(gòu)造驗證激勵，調(diào)試的工作總是繞不開的。實際上，對驗證環(huán)境和激勵的調(diào)試，往往伴隨著驗證階段的前半程，并且會花掉驗證工程師很多時間和精力。

      2023-04-06 標簽：VerilogUVM 1404 0

      UVM中的utility宏

      UVM中所有的對象都應(yīng)該在factory 中注冊， utility 宏就是用于將對象注冊到工廠的。

      2023-03-30 標簽：函數(shù)UVM類對象 1142 0

      SystemVerilog中線程常用的精細化控制方法

      在計算機中存在進程和線程的概念，其中進程是并發(fā)執(zhí)行的程序在執(zhí)行過程中分配和管理資源的基本單位，線程是進程的一個執(zhí)行單元，是比進程還要小的獨立運行的基本單...

      2023-03-27 標簽：計算機VerilogUVM 1650 0

      一種智能網(wǎng)卡的形式驗證流程

      最后從錯誤狀態(tài)中恢復（restore）到一個可知狀態(tài)，在人為較少介入的情況下，還能夠繼續(xù)處理后續(xù)的數(shù)據(jù)包。

      2023-03-25 標簽：UVM智能網(wǎng)卡NIC 1312 0

      size()和$size這兩種方式有什么樣的區(qū)別呢？

      在使用SystemVerilog或者UVM進行編碼的過程中，經(jīng)常會用到數(shù)組（包括隊列等），經(jīng)常需要對這些數(shù)組進行遍歷

      2023-03-23 標簽：VerilogUVM 3502 0

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        +關(guān)注
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        ESP8266
        +關(guān)注
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