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      標(biāo)簽　>　vcs

      vcs

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      vcs技術(shù)

      如何用vcs+verdi仿真Verilog文件并查看波形呢？

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      我們以一個(gè)簡(jiǎn)單的加法器為例，來(lái)看下如何用vcs+verdi仿真Verilog文件并查看波形。

      2023-05-08 標(biāo)簽：Verilog加法器VCS 7252 0

      全網(wǎng)最實(shí)用的Verdi教程2

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      Verdi是一個(gè)功能強(qiáng)大的debug工具，可以配合不同的仿真軟件進(jìn)行debug，很多企業(yè)常用VCS+Verdi或者Xcelium/xrun+Verdi的...

      2023-05-05 標(biāo)簽：VCSVerdi芯片驗(yàn)證 1.1萬(wàn) 0

      全網(wǎng)最實(shí)用的Verdi教程1

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      2023-05-05 標(biāo)簽：VCSVerdi芯片驗(yàn)證 1.9萬(wàn) 0

      介紹一個(gè)通過(guò)GUI方式自動(dòng)生成UVM環(huán)境的工具

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      工具來(lái)源于DVCon US 2022的一篇論文：Novel GUI Based UVM Test Bench Template Builder。

      2023-05-04 標(biāo)簽：UVMVCSGUI 1833 0

      X態(tài)如何通過(guò)RTL級(jí)和門級(jí)仿真模型中的邏輯進(jìn)行傳播呢？

      在Verilog中，IC設(shè)計(jì)工程師使用RTL構(gòu)造和描述硬件行為。但是RTL代碼中的一些語(yǔ)義，并不能夠準(zhǔn)確地為硬件行為建模。

      2023-04-20 標(biāo)簽：IC設(shè)計(jì)VerilogRTL 2681 0

      UVM驗(yàn)證環(huán)境啟動(dòng)時(shí)及運(yùn)行時(shí)的控制方案

      話說(shuō)螺螄殼里做道場(chǎng)，UVM推出這么多年以來(lái)每年DVCon會(huì)議上總還是有人分享他們基于UVM package做的一些改動(dòng)，使其能夠更適合項(xiàng)目的要求。

      2023-04-13 標(biāo)簽：處理器UVMVCS 2412 0

      VCS+VERDI的reverse反向運(yùn)行功能

      假設(shè)一種場(chǎng)景，在調(diào)試環(huán)境的時(shí)候，運(yùn)行到15min的時(shí)候，環(huán)境出現(xiàn)bug，需要去debug。也許錯(cuò)誤的第一現(xiàn)場(chǎng)并不是15min的時(shí)候，可能在14min30...

      2023-04-12 標(biāo)簽：VCSVerdi 1716 0

      DPHY+CSI2仿真出錯(cuò)是什么原因造成的？

      這種代碼實(shí)際上是從頂層testbench拆分出來(lái)的例化部分，并非完整代碼，很多大型設(shè)計(jì)為了檢視代碼方便都進(jìn)行了拆分

      2023-04-10 標(biāo)簽：VCSCSI 1124 0

      EDA仿真：VCS編譯Xilinx仿真步驟

      選擇VCS，再指定庫(kù)文件存放的路徑；如果VCS的環(huán)境變量設(shè)置好了，那么會(huì)自動(dòng)跳出Simulator executable path的路徑的。

      2023-03-31 標(biāo)簽：Xilinx仿真器eda 2705 0

      從零到一如何構(gòu)建一款先進(jìn)的數(shù)字仿真器呢？

      數(shù)字仿真器（Simulator）是一種大型EDA工業(yè)軟件，是數(shù)字驗(yàn)證領(lǐng)域的基礎(chǔ)工具之一，也是為數(shù)不多的簽核（sign-off）級(jí)工具。

      2023-03-25 標(biāo)簽：仿真器EDA技術(shù)SPICE 1180 0

      讓ChatGPT跑個(gè)VCS仿真真的能實(shí)現(xiàn)嗎？

      讓ChatGPT偽裝成Linux終端。然后把執(zhí)行指令和你告訴它的話區(qū)別開來(lái)，這里用{}代表告訴它的話，而不帶{}統(tǒng)統(tǒng)是Linux指令。

      2023-03-15 標(biāo)簽：LinuxVerilogVCS 1162 0

      讓ChatGPT偽裝成Linux

      我先讓它偽裝成Linux，給它說(shuō)你安裝了synopsys vcs2018以及uvm-1.1。

      2023-02-20 標(biāo)簽：VCSLINUX內(nèi)核HDL語(yǔ)言 2564 0

      淺談VCS的兩種仿真flow

      幾乎所有的芯片設(shè)計(jì)、芯片驗(yàn)證工程師，每天都在和VCS打交道，但是由于驗(yàn)證環(huán)境的統(tǒng)一化管理，一般將不同的編譯仿真選項(xiàng)集成在一個(gè)文件里，只需要一兩個(gè)人維護(hù)即...

      2023-01-10 標(biāo)簽：仿真Verilogvhdl 5140 0

      介紹SystemVerilog幾種常用的調(diào)試功能

      可視化調(diào)試主要分為Post-process和Interactive這兩種模式?？梢暬{(diào)試工具是工程師在定位代碼問(wèn)題時(shí)的有力工具，也是現(xiàn)在驗(yàn)證工程師主流的...

      2023-01-09 標(biāo)簽：EDA工具VCSDUT 3815 0

      啟用負(fù)時(shí)序檢查的步驟

      檢查時(shí)序窗口的穩(wěn)定性，包括：setup、hold、setuphold、recovery、removal和recrem。

      2022-10-19 標(biāo)簽：寄存器VCS時(shí)鐘信號(hào) 7230 0

      inout連接不上如何解決呢

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      在SpinalHDL 1.7.0版本里，在仿真方面開始支持了VCS，這解決了在FPGA設(shè)計(jì)里采用Verilator時(shí)無(wú)法仿真廠商IP的問(wèn)題。

      2022-10-18 標(biāo)簽：FPGA設(shè)計(jì)DDRVCS 1200 0

      淺析SystemVerilog中的枚舉類型

      枚舉類型定義了一組具有名稱的值，在沒(méi)有指定值時(shí)默認(rèn)是int型數(shù)值。

      2022-10-13 標(biāo)簽：VCS狀態(tài)機(jī) 2113 0

      IC設(shè)計(jì)錯(cuò)誤案例分析

      如下所示，信號(hào)a取反賦值給信號(hào)b，底層邏輯是，如果a位寬少于b位寬，則a先高位補(bǔ)0，再進(jìn)行取反，最后賦值給b。

      2022-09-26 標(biāo)簽：IC設(shè)計(jì)VCS 1498 0

      使用VCS仿真Vivado IP核時(shí)遇到的問(wèn)題及解決方案

      前年，發(fā)表了一篇文章《VCS獨(dú)立仿真Vivado IP核的一些方法總結(jié)》(鏈接在參考資料1)，里面簡(jiǎn)單講述了使用VCS仿真Vivado IP核時(shí)遇到的一...

      2022-08-29 標(biāo)簽：VCS虛擬機(jī)Vivado 3789 0

      VCS仿真軟件的基本使用方式

      在之前的博文中談到過(guò)GVIM編輯器中可以通過(guò)調(diào)用模板來(lái)生成重復(fù)性代碼，但沒(méi)有介紹自定義模板的方式。

      2022-08-10 標(biāo)簽：VCS代碼仿真軟件 4105 0

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        Protues
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        Proteus軟件是英國(guó)Lab Center Electronics公司出版的EDA工具軟件（該軟件中國(guó)總代理為廣州風(fēng)標(biāo)電子技術(shù)有限公司）。它不僅具有其它EDA工具軟件的仿真功能，還能仿真單片機(jī)及外圍器件。
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        為防止靜電積累所引起的人身電擊、火災(zāi)和爆炸、電子器件失效和損壞，以及對(duì)生產(chǎn)的不良影響而采取的防范措施。其防范原則主要是抑制靜電的產(chǎn)生，加速靜電泄漏，進(jìn)行靜電中和等。
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        Altium Designer
        +關(guān)注
      • FPGA芯片
        FPGA芯片
        +關(guān)注
        FPGA（Field－Programmable Gate Array），即現(xiàn)場(chǎng)可編程門陣列，它是在PAL、GAL、CPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。
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        ArduBlock軟件是Arduino官方編程環(huán)境的第三方軟件，目前必須依附于Arduino軟件下運(yùn)行，區(qū)別于Arduino文本式編程環(huán)境，ArduBlock是以圖形化積木搭建的方式編程的，這樣的方式會(huì)使編程的可視化和交互性加強(qiáng)，編程門檻降低，即使沒(méi)有編程經(jīng)驗(yàn)的人也可以嘗試給Arduino控制器編寫程序。
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      • FPGA開發(fā)板
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        FPGA開發(fā)板在基于MCU、定制ASIC和體積龐大的電線束來(lái)實(shí)現(xiàn)引擎及控制電子的系統(tǒng)方案已發(fā)展至接近其技術(shù)和應(yīng)用極限，汽車工業(yè)正面臨新的設(shè)計(jì)挑戰(zhàn)。過(guò)去汽車電子產(chǎn)品的開發(fā)周期是漫長(zhǎng)的，而許多汽車制造商現(xiàn)正致力于在更短的時(shí)間內(nèi)，裝備消費(fèi)者所需的新一代汽車。
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        pcb封裝就是把 實(shí)際的電子元器件，芯片等的各種參數(shù)（比如元器件的大小，長(zhǎng)寬，直插，貼片，焊盤的大小，管腳的長(zhǎng)寬，管腳的間距等）用圖形方式表現(xiàn)出來(lái)，以便可以在畫pcb圖時(shí)進(jìn)行調(diào)用。
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        Quartus II 是Altera公司推出的綜合性CPLD/FPGA開發(fā)軟件，軟件支持原理圖、VHDL、VerilogHDL以及AHDL（Altera Hardware 支持Description Language）等多種設(shè)計(jì)輸入形式，內(nèi)嵌自有的綜合器以及仿真器，可以完成從設(shè)計(jì)輸入到硬件配置的完整PLD設(shè)計(jì)流程。
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        +關(guān)注
      • 面包板
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        +關(guān)注
        面包板是由于板子上有很多小插孔，專為電子電路的無(wú)焊接實(shí)驗(yàn)設(shè)計(jì)制造的。由于各種電子元器件可根據(jù)需要隨意插入或拔出，免去了焊接，節(jié)省了電路的組裝時(shí)間，而且元件可以重復(fù)使用，所以非常適合電子電路的組裝、調(diào)試和訓(xùn)練。
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        AXI是一種總線協(xié)議，該協(xié)議是ARM公司提出的AMBA3.0協(xié)議中最重要的部分，是一種面向高性能、高帶寬、低延遲的片內(nèi)總線。它的地址/控制和數(shù)據(jù)相位是分離的，支持不對(duì)齊的數(shù)據(jù)傳輸，同時(shí)在突發(fā)傳輸中，只需要首地址，同時(shí)分離的讀寫數(shù)據(jù)通道、并支持Outstanding傳輸訪問(wèn)和亂序訪問(wèn)，并更加容易進(jìn)行時(shí)序收斂。AXI是AMBA中一個(gè)新的高性能協(xié)議。
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        特性阻抗
        +關(guān)注
        特性阻抗又稱特征阻抗，它不是直流電阻，屬于長(zhǎng)線傳輸中的概念。特性阻抗是射頻傳輸線影響無(wú)線電波電壓、電流的幅值和相位變化的固有特性，等于各處的電壓與電流的比值，用V/I表示。在射頻電路中，電阻、電容、電感都會(huì)阻礙交變電流的流動(dòng)，合稱阻抗。電阻是吸收電磁能量的，理想電容和電感不消耗電磁能量。
      • 時(shí)鐘源
        時(shí)鐘源
        +關(guān)注
        時(shí)鐘源用來(lái)為環(huán)形脈沖發(fā)生器提供頻率穩(wěn)定且電平匹配的方波時(shí)鐘脈沖信號(hào)。它通常由石英 晶體振蕩器和與非門組成的正反饋振蕩電路組成，其輸出送至環(huán)形脈沖發(fā)生器。
      • AD采樣
        AD采樣
        +關(guān)注
        　　AD轉(zhuǎn)換采樣頻率指完成一次從模擬轉(zhuǎn)換到數(shù)字的AD轉(zhuǎn)換所需時(shí)間的倒數(shù)，模擬量可以是電壓、電流等電信號(hào)，也可以是壓力、溫度、濕度、位移、聲音等非電信號(hào)；而AD分辨率指數(shù)字量變化一個(gè)最小量時(shí)模擬信號(hào)的變化量。
      • 驅(qū)動(dòng)電流
        驅(qū)動(dòng)電流
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      • Kintex-7
        Kintex-7
        +關(guān)注
        　　Kintex-7系列：Kintex-7 系列是一種新型 FPGA，能以不到 Virtex-6 系列一半的價(jià)格實(shí)現(xiàn)與其相當(dāng)性能，性價(jià)比提高了一倍，功耗降低了一半。
      • Protel DXP
        Protel DXP
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      • FPGA教程
        FPGA教程
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      • 紅外觸摸屏
        紅外觸摸屏
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