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標(biāo)簽 > verilog
Verilog HDL是一種硬件描述語言(HDL:Hardware Description Language),以文本形式來描述數(shù)字系統(tǒng)硬件的結(jié)構(gòu)和行為的語言,用它可以表示邏輯電路圖、邏輯表達(dá)式,還可以表示數(shù)字邏輯系統(tǒng)所完成的邏輯功能。
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之前探討過PS/2鍵盤編解碼以及數(shù)據(jù)傳輸協(xié)議,這次自己動手實現(xiàn)了利用FPGA接收鍵盤編碼,然后通過串口傳輸?shù)絇C。做的比較
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VHDL和Verilog HDL語言對比 Verilog HDL和VHDL都是用于邏輯設(shè)計的硬件描述語言,并且都已成為IEEE標(biāo)準(zhǔn)。VHDL是在198...
Verilog HDL語言簡介 1.什么是Verilog HDLVerilog HDL是硬件描述語言的一種,用于數(shù)
2010-02-09 標(biāo)簽:verilog 4043 0
Verilog HDL語言實現(xiàn)時序邏輯電路 在Verilog HDL語言中,時序邏輯電路使用always語句塊來實現(xiàn)。例如,實現(xiàn)一個帶有異步復(fù)位信號的D觸發(fā)器
基于Verilog的順序狀態(tài)邏輯FSM的設(shè)計與仿真
基于Verilog的順序狀態(tài)邏輯FSM的設(shè)計與仿真 硬件描述語言Verilog為數(shù)字系統(tǒng)設(shè)計人員提供了一種在廣泛抽象層次上描述數(shù)字系統(tǒng)的方式,同時,...
針對C語言編程者的Verilog開發(fā)指南實例 本文舉例說明了如何用軟件實現(xiàn)脈寬調(diào)制(PWM),如何將該設(shè)計轉(zhuǎn)換成一個可以在FPGA中運(yùn)行的邏輯塊,并能利用
2009-12-27 標(biāo)簽:Verilog 1079 0
H.264/AVC中量化的Verilog方法介紹及實現(xiàn)
H.264/AVC中量化的Verilog方法介紹及實現(xiàn) 0 引 言 H.264作為新一代的視頻壓縮標(biāo)準(zhǔn),是由ITU-T...
2009-11-12 標(biāo)簽:Verilog 1186 0
ST-BUS總線接口模塊的Verilog HDL設(shè)計
ST-BUS總線接口模塊的Verilog HDL設(shè)計 ST-BUS是廣泛應(yīng)用于E1通信設(shè)備內(nèi)部的一種模塊間通信總線。結(jié)合某專用通信系統(tǒng)E1接口轉(zhuǎn)換板的...
摘要:介紹模擬峰值電壓的檢測方式,敘述基于Verilog-HDL與高速A/D轉(zhuǎn)換器相結(jié)合所實現(xiàn)的數(shù)字式快速軸承噪聲檢測方法,給出相關(guān)的Verilog-H...
2009-06-20 標(biāo)簽:Verilog 1098 0
基于Verilog HDL設(shè)計的自動數(shù)據(jù)采集系統(tǒng)
摘要: 介紹了一種采用硬件控制的自動數(shù)據(jù)采集系統(tǒng)的設(shè)計方法,包括數(shù)字系統(tǒng)自頂向下的設(shè)計思路、Verilog HDL對系統(tǒng)硬件的描述和狀態(tài)機(jī)的設(shè)計以及MA...
基于Verilog HDL的CMOS圖像敏感器驅(qū)動電路設(shè)計
摘要: 介紹一種用于衛(wèi)星姿態(tài)測量的CMOS圖像敏感器--STAR250的時序驅(qū)動信號,并使用Verilog HDL語言設(shè)計驅(qū)動時序電路。經(jīng)布線、仿真、測...
Verilog HDL語言在FPGA/CPLD開發(fā)中的應(yīng)用
摘 要:通過設(shè)計實例詳細(xì)介紹了用Verilog HDL語言開發(fā)FPGA/CPLD的方法,并通過與其他各種輸入方式的比較,顯示出使用Verilog HDL...
什么是Verilog HDL? Verilog HDL是一種硬件描述語言,用于從算法級、門級到開關(guān)級的多種抽象設(shè)計層次的數(shù)字系統(tǒng)建模。被建模的數(shù)字系統(tǒng)
2009-01-18 標(biāo)簽:Verilog 4340 0
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