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模塊化設(shè)計是FPGA設(shè)計中一個很重要的技巧，它能夠使一個大型設(shè)計的分工協(xié)作、仿真測試更加容易，代碼維護(hù)或升級更加便利。...
隨著人們訂購無線服務(wù)數(shù)量的激增、各種服務(wù)類型的多樣化，以及更低的便攜式設(shè)備接入因特網(wǎng)的費用，使得對于增加基礎(chǔ)設(shè)施容量的需求日益明顯。3G智能手機(jī)、3G上網(wǎng)本和3G平板電腦是引發(fā)對于無線數(shù)據(jù)服務(wù)和基站容量的爆炸性需求的主要推動力。將性能疊加到現(xiàn)有的無線寬帶設(shè)備，例如：HSPA+和EV-DO(即3G+)...
常用的消費類視頻接口包括IEEE 1394(火線)、USB 2.0、DVI、HDMI和各種各樣的無線標(biāo)準(zhǔn)。本文將介紹如何應(yīng)用可編程邏輯器件(PLD)將不同的高速視頻內(nèi)容連接到視頻播放器。 ...
選擇新處理器體系結(jié)構(gòu)是關(guān)鍵的決定。供應(yīng)商的產(chǎn)品路線圖能否滿足未來應(yīng)用需求，突出系統(tǒng)優(yōu)勢，長期看系統(tǒng)是否具有競爭優(yōu)勢，對此進(jìn)行評估非常重要?？紤]到較大的軟件投入，基本軟件能夠輕松移植到未來產(chǎn)品上也非常重要。因此，不僅要知道SoC供應(yīng)商在下一代產(chǎn)品上有哪些承諾，而且還要提出以下問題....
為了能夠?qū)崿F(xiàn)HPS與FPGA之間的通信接口，衍生出了AXI bridge協(xié)議。AXI bridge協(xié)議能夠處理帶寬適應(yīng)和時鐘控制，支持HPS與FPGA之間雙向的邏輯和數(shù)據(jù)交互。...
在FFT算法中，數(shù)據(jù)的寬度通常都是固定的寬度。然而，在FFT的運算過程中，特別是乘法運算中，運算的結(jié)果將不可避免地帶來誤差。因此，為了保證結(jié)果的準(zhǔn)確性，采用定點分析是非常必要的。...
FPGA看上去就是一個四方形。最邊緣是IO Pad了。除去IO Pad，內(nèi)部還是一個四方形。四個角上各趴著一個DCM。上邊緣和下邊緣中間則各趴著一個全局Buffer的MUX。這樣的好處是四個DCM的輸出可以直接連接到全局Buffer的入口。...
20世紀(jì)80年代，異構(gòu)計算技術(shù)就已經(jīng)誕生了。所謂的異構(gòu)，就是CPU、DSP、GPU、ASIC、協(xié)處理器、FPGA等各種計算單元、使用不同的類型指令集、不同的體系架構(gòu)的計算單元，組成一個混合的系統(tǒng)，執(zhí)行計算的特殊方式，就叫做“異構(gòu)計算”。 ...
下面我們來看本實例如何配置一個PLL硬核IP，并將其集成到工程中。如圖8.18所示，在新建的工程中，點擊菜單“ToolsàMegaWizard Plug-In Manager”。...
輸入FPGA引腳上的25MHz時鐘，配置PLL使其輸出4路分別為12.5MHz、25MHz、50MHz和100MHz的時鐘信號，這4路時鐘信號又分別驅(qū)動4個不同位寬的計數(shù)器不停的計數(shù)工作，這些計數(shù)器的最高位最終輸出用于控制4個不同的LED亮滅。由于這4個時鐘頻率都有一定的倍數(shù)關(guān)系，所以我們也很容易通...
FPGA簡單的說，就是現(xiàn)場可編程邏輯陣列。它的內(nèi)部是邏輯單元，它們之間可以用線連接，至于以怎樣的形式相連，則可以根據(jù)應(yīng)用者寫入的邏輯決定。每次布線都會重新組合邏輯單元，從而可以任意的編寫不同的邏輯。當(dāng)然，前提是定義的邏輯塊不超出它可讀寫的最大值?？赡茏约赫f的術(shù)語并不專業(yè)，又或者是理解或表達(dá)的不透徹，...
基于VHDL的串口RS232電路設(shè)計 隨著電子技術(shù)的發(fā)展，現(xiàn)場可編程門陣列 FPGA和復(fù)雜可編程邏輯器件CPLD的出現(xiàn)，使得電子系統(tǒng)的設(shè)計者利用與器件相應(yīng)的電子CAD軟件，在實驗室里就可以設(shè)計自己的專用集成電路ASIC器件。...
基于實時物體移動的靜態(tài)圖像背景中移動目標(biāo)檢測是計算機(jī)視覺領(lǐng)域的研究熱點，在安防、監(jiān)控、智能交通、機(jī)器智慧、以及軍事領(lǐng)域等社會生活和軍事防御等諸多領(lǐng)域都有較大的實用價值。移動目標(biāo)檢測的實質(zhì)是從實時圖像序列中將圖像的變化區(qū)域從整體圖像中分割提取出來。...
由目標(biāo)運動引起的運動變化區(qū)域包括運動目標(biāo)在前后兩幀中的共同位置(圖中黑色區(qū)域)、在當(dāng)前幀中新顯露出的背景區(qū)域和新覆蓋的背景區(qū)域三部分。...
很多初學(xué)者覺得學(xué)FPGA很難，需要很多的基礎(chǔ)，得懂VERILOG設(shè)計、會畫原理圖，會畫PCB，還有各種各樣不同接口，是這樣嗎？首先看數(shù)字電路，了解什么是與或非，各種觸發(fā)器，各種邏輯門，注意！了解即可，但是是怎么工作的一定要透徹透徹透徹透徹！...
模塊劃分，顧名思義是指模塊的劃分。但是，明德?lián)P至簡設(shè)計法提出的模塊劃分，是廣義的“模塊劃分”。后續(xù)所提及的“模塊劃分”，不單單指模塊的劃分，還包括模塊劃分好后，模塊的端口及模塊之間數(shù)據(jù)流向的確定。...
模塊的模板包括了輸入輸出信號列表、信號定義，組合邏輯和時序邏輯等，這是一個模塊常用的組件。學(xué)員只需要理解各個部分的意義，按要求來填空就可以，完全沒有必要去記住。我看很多學(xué)員剛開始學(xué)習(xí)時，花費大量的時間去記住、背熟模塊，這是沒有意義的。...
與傳統(tǒng)計時工具如鐘表日歷等相比，數(shù)字萬年歷具備精確度高、成本低廉、運行穩(wěn)定、功能多樣等眾多優(yōu)點，因此國內(nèi)外許多設(shè)計人員先后進(jìn)行了相關(guān)設(shè)計開發(fā)。其中，基于FPGA開發(fā)除設(shè)計簡便、開發(fā)成本低、電路簡潔等，更具備功能設(shè)計靈活方面的優(yōu)勢。只需要在軟件上做簡單修改即可添加不同功能，如鬧鐘、陰陽歷對照等。...
本工程包括矩陣鍵盤和數(shù)碼管顯示模塊，共同實現(xiàn)一個帶有鬧鐘功能、可以設(shè)置時間的數(shù)字時鐘。具體功能如下：1. 數(shù)碼管可以顯示時十位、時個位、分十位、分個位、秒十位、秒個位。2. 上電后，數(shù)碼管顯示000000，并開始每秒計時。...
本工程包含了兩個按鍵和4位數(shù)碼管顯示，共同實現(xiàn)一個籃球24秒倒計時、并具有暫停和重新計數(shù)復(fù)位的功能。具體功能如下： 1. 數(shù)碼管顯示秒十位、秒個位、0.1秒和0.01秒。 2. 上電后，數(shù)碼管顯示2399，表示時間是23.99秒。...
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